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数字后端版图设计 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 基于standcell的ASIC设计流程 数字前端设计。以生成可以布局布线的网表为终点。 数字后端设计。以生成可以可以送交foundry进行流片的GDS2文件为终点。 术语： tape-out—提交最终GDS2文件做加工； Foundry—芯片代工厂，如中芯国际。。。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构 LAYOUT gds2 基于standcell的ASIC设计流程 布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图 对功能，时序，制造参数进行检查 TAPE-OUT Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 数字前端设计流程 综合 RTL file 布局布线前静态时序分析 形式验证 NETLIST Meet requirements？ YES NO 整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。 模拟电路设计的迭代次数甚至更多。。。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 数字后端设计流程-1 目前业界广泛使用的APR(Auto Place And Route)工具有： Synopsys公司的ASTRO Cadence公司的Encounter 可以参考QUARTUS II的FITTER学习。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 数字后端设计流程-2 哪些工作要APR工具完成？ 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、I/O PAD摆放） 标准单元的布局 时钟树和复位树综合 布线 DRC LVS DFM（Design For Manufacturing) Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 数字后端设计流程-3 ASTRO布局布线流程 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 数字后端设计流程-3 ASTRO布局布线流程 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 数字后端设计流程-4 布图 布图步骤主要完成宏单元的放置，电源规划以及PAD的摆放，布图影响到整个设计的绕线难易以及时序收敛。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 这是一个小电路，电源规划比较简单，对于一个复杂的电路，还需要横竖添加stripes，降低IRdrop。 数字后端设计流程-4 布图 Evaluation only. Created