《电子设计自动化第四章.pptVIP

第四章 VHDL设计进阶 第一节 4位加法计数器的VHDL描述 【例4-20】 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; 4位加法计数器的另一种表达方式 【例4-21】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; Q = Q1 ; END PROCESS ; END bhv; 第二节 不同工作方式的时序电路设计 一、一般加法计数器设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数 IF CQI 1001 THEN CQI := CQI + 1; --允许计数 ELSE CQI := (OTHERS =0);--大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; --计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; --将计数值向端口输出 END PROCESS; END behav; 省略赋值操作符（OTHERS=X） 为了简化表达才使用短语“(OTHERS=X)”，这是一个省略赋值操作符，它可以在较多位的位矢量赋值中作省略化的赋值，如以下语句： SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); ... d1 = (OTHERS=0)； a1 := (OTHERS=0) ； 第二节 不同工作方式的时序电路设计 二、VHDL数