《第五章VHDL设计进阶.ppt

上讲主要内容：任务11 VHDL文本输入设计方法初步 1、编辑输入并保存VHDL源文件 （1）为本项工程设计建立文件夹 （2）编辑输入并保存VHDL源文件 2、将设计项目设置成工程文件(PROJECT) 3、选择目标器件并编译 4、选择vhdl文本编译版本号和排错 5、时序仿真 1)建立波形文件 2）输入信号节点 3）设置波形参量 4）为输入信号加上激励电平并存盘 5）运行仿真器并观察分析波形 6、引脚锁定 7、编程下载和测试 8、设计顶层文件 9、设计流程归纳 任务12 4位加法计数器的VHDL设计 1、4位加法计数器的VHDL描述 （1） 4位加法计数器 （2） 整数、自然数和正整数数据类型 （3） 4位加法计数器的另一种表达方式 4位加法计数器由两大部分组成： 组合电路加1器，四位锁存器 （4）重载函数 （5）BUFFER模式。不同工作方式的时序电路设计 （1） 相关语法： 1）变量 2）省略赋值操作符（OTHERS=X） （2） 带有复位和时钟使能的10进制计数器 （3） 带有并行置位的移位寄存器 上讲主要内容：任务13 任务13不同工作方式的时序电路VHDL设计 5.2.2 带有复位和时钟使能的10进制计数器 5.2.3 带有并行置位的移位寄存器 任务14双向电路和三态控制电路设计 1、 数据对象DATA OBJECTS （1）常数 CONSTANT 常数名：数据类型 := 表达式 ；） （2）变量 VARIABLE 变量名 : 数据类型 := 初始值 ; ） （3）信号 SIGNAL 信号名： 数据类型 := 初始值 ； （4） 进程中的信号与变量赋值语句 1）信号与变量赋值语句功能的比较： 2）信号行为特征： 2、双向电路和三态控制电路设计 （1） 三态门设计 （2） 双向端口设计 （3） 三态总线电路设计 （4） 顺序条件语句IF语句 3、 IF语句的四种结构 上讲主要内容：任务14 1、 数据对象DATA OBJECTS （1）常数 CONSTANT 常数名：数据类型 := 表达式 ；） （2）变量 VARIABLE 变量名 : 数据类型 := 初始值 ; ） （3）信号 SIGNAL 信号名： 数据类型 := 初始值 ； （4） 进程中的信号与变量赋值语句 1）信号与变量赋值语句功能的比较： 2）信号行为特征： 2、双向电路和三态控制电路设计 （1） 三态门设计 （2） 双向端口设计 （3） 三态总线电路设计 *3、 IF语句的四种结构 任务15 7段数码显示译码器设计 1、 IF语句的四种结构 2、进程语句结构 （1）PROCESS语句结构的一般表达格式如下： （2）组成 （3）进程要点 1） PROCESS为一无限循环语句 2） PROCESS中的顺序语句具有明显的顺序/并行运行双重性 3） 进程必须由敏感信号的变化来启动 4） 进程语句本身是并行语句 5） 信号是多个进程间的通信线 6） 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑 3、仿真延时 固有延时 传输延时 仿真 ? 4、7段数码显示译码器设计 实 验 实验5-1 含异步清0和同步时钟使能的4位加法计数器 （3）实验内容1：按照第7章第4节的步骤，在MAX+plusII上对例5-20进行编辑、编译、综合、适配、仿真。说明例5-20各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 【例5-20】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );