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第3章 80x86系列微处理器简介 内容提要：计算机发展到今天，微处理器可分为七代。本章着重介绍各时代的CPU内部结构以及CPU的工作原理及技术。 学习目标：重点掌握不同时代微处理器的结构和存储器的管理以及不同时代微处理器的处理技术。 图3-9 80386段页式结构的寻址过程 返回本章目录 3．3 80486微处理器 图3-10 80486内部结构 3.3.1 80486的内部结构 图3-10是80486的内部结构，主要由总线接口单元BIU、指令译码单元IDU、指令预取单元IPU、执行单元EU、段管理单元SU、页管理单元PU、控制单元CU以及浮点处理单元FPU和一个8位高速缓存Cache等9大部分组成。 80486的寄存器除了FPU部件外，和80386的寄存器基本相同。不同之处是80486对标志寄存器的标志位和寄存器的控制位进行了扩充。 80486有4个32位控制寄存器CR0~CR3，它们的作用是保存全局性的机器状态和设置控制位，如图3-11所示。 图3-11 80486控制寄存器 在80286一节中已介绍了PE、MP、EM和TS的含义，其他各位的含义如下： NE是数字异常中断控制位。当NE为1时，若执行浮点指令时发生故障，进入异常中断16处理。否则，不进行对准检查。 WP是写保护控制位。当WP为1时，将对系统程序读取的专用页进行写保护。 AM是对准屏蔽控制位。当AM为1并且EFLAGS的AC位有效时，将对存储器操作进行对准检查；否则，不进行对准检查。 NW是通写控制位。当该位被清0时，表示允许Cache通写，即所有命中Cache的写操作不仅要写Cache，同时也要写主存储器；否则，禁止Cache通写。 CD是高速缓存允许控制位。当该位被置1，高速缓存未命中时，不允许填充高速缓存；否则，高速缓存命中时，允许填充高速缓存。 PG是允许分页控制位。当PG为1时，允许分页；否则，禁止分页。 PWT和PCD是与高速缓存有关的控制位，它们用来确定以页为单位进行高速缓存的有效性。 标志寄存器新增加了3个标志位AC、VM和RF。AC是对准标志位，当该位被置为1，并且CR0的AM位也置为1时，CPU将在访问存储器操作数时，对其地址按字、双字或4字进行对准检查，若CPU发现在访问存储器操作数未按边界对准，则产生一个异常中断17错误报告；AC位为0时，则不进行对准检查。VM是虚拟8086方式标志位。在保护模式下，当VM被置1时，微处理器工作方式转换为虚拟8086方式；若该标志清0，则微处理器将返回到正常保护方式。RF是恢复标志位。它与调试寄存器的断点一起使用，以保护不重复处理断点。当RF为1时，可使遇到断点或调试故障均被忽略。一旦成功执行一条指令后，RF位被自动复位（IRET、POPF、JMP、CALL、INT指令除外）。 在80486中，将一条指令的执行过程分解为五个工步：取指令、指令译码、取操作数、执行运算、写回结果。按照传统的指令执行方式，所有指令都是串行执行的。首先是总线控制器读取指令；然后由译码器进行指令译码，将指令翻译成为更小的微操作指令；再向内存读取需要的操作数；然后将指令与操作数送到运算器进行处理；最后将运算结果写回到内存。很明显，当其中任何一个单元在工作时，其他单元基本上在休息，这造成了CPU资源的浪费。解决的方法很容易，当指令读取单元完成了第一条指令后，直接进行读取第二条指令的操作，其他单元也是这样，这样就形成了一条流水线系统。80486流水线工作过程如表3-3所示。 3.3.2 流水线操作 1．流水技术 表3-3 80486CPU流水线指令执行流程 80486在最佳状态下一个时钟周期内可完成5个操作，间接地说，在第5个周期后，CPU可以在一个时钟周期内完成一条指令的执行过程。 流水线结构是现代CPU设计的一项重要技术，它极大地提高了CPU性能。它使得CPU从串行工作变为并行工作，这在CPU设计技术上是一个质的飞跃。80486是首款采用流水线技术的X86CPU，虽然流水线使指令的执行周期延长了，但却能使CPU在每个时钟周期都有指令输出。在80486芯片中，一条指令的执行被划分为5个标准部分，Pentium的设计也是如此。 流水技术使80486执行一条指令的速度比串行执行指令的每个步骤快大约一倍。由于80486的并行特性，无操作数的某些指令会显示“零”执行时间。 80486上许多指令的执行时间都是单个时钟周期，并且操作数的读周期仅为2个时钟周期。此外，80486有一个8KB的