《2第2章FPGA-CPLD结构原理.ppt

CPLD/FPGA实用教程 第 2 章 PLD/CPLD/FPGA/ 硬件结构 2.1 概 述 2.1 概 述 2.1 概 述 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.2 简单可编程逻辑器件原理 2.4 FPGA的结构与工作原理 2.5 硬件测试技术 2.5 硬件测试技术 2.5 硬件测试技术 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 习 题 4．可编程连线阵列(PIA) PIA信号布线到LAB的方式 不同的LAB通过在可编程连线阵列PIA上布线，以相互连接构成所需逻辑。 MAX3000A的专用输入、I/O引脚和宏单元输出都连接到PIA，PIA可以把信号送到整个器件的各个地方。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 5．I/O控制块 器件的I/O控制块 I/O控制块允许每个IO引脚单独被配置为输入、输出和双向工作模式。 所有IO引脚都有一个三态缓冲器，控制信号来自多路选择器，可以选择用信号、GND和VCC控制。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 2.4.1 查找表逻辑结构 FPGA查找表单元 可编程的查找表结构（LOOK UP TABLE LUT） 大部分FPGA采用基于SRAM的查找表结构，用SRAM来构成逻辑函数发生器。 一个N输入的LUT可以实现N个输入变量的任何逻辑。 一个N输入的LUT，需要SRAM存储N个输入构成的真值表，需要2的N次幂个位的SRAM单元。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. FPGA查找表单元内部结构 4输入 16×1 SRAM存储真值表 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 2.4.2 CycloneIII系列器件的结构与原理 Cyclone LE结构图 Cyclone III具有低功耗、高性价比 Cyclone主要由： 逻辑阵列块LAB 嵌入式存储器块 嵌入式硬件乘法器 IO单元 PLL等模块构成 各个模块之间存在丰富的互连线和时钟网络 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. LAB由多个逻辑宏单元LE构成，LE是FPGA器件的最基本的可编程单元 LE主要由一个4输入的查找表LUT、进位链逻辑、寄存器链逻辑和一个可编程的寄存器构成。 4输入的LUT可完成所有的4输入1输出的组合逻辑功能。 每个LE中的可编程寄存器可以被配置称各种触发器形式，而且寄存器具有数据、时钟、时钟使能、清零输入信号。寄存器可旁路。 LE有三个输出驱动内部互连，一个驱动局部互连，另两个驱动行或列的互连，LUT和寄存器的输出可单独控制。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Cyclone LE普通模式 Cyclone的工作模式 LE可工作在两种操作模式下。 普通模式，LE适合通用逻辑应用和组合逻辑的实现