《EDA课件第2章.ppt

2.1 PLD器件概述 PLD的集成度分类 PLD连接表示法 2.3 低密度PLD的原理与结构 2.4 CPLD的原理与结构 典型CPLD器件的结构 2.5 FPGA的原理与结构 查找表原理 典型FPGA的结构 2.6 FPGA/CPLD的编程元件 2.7 边界扫描测试技术 2.8 FPGA/CPLD的编程与配置 2.8 FPGA/CPLD的编程与配置 2.9 FPGA/CPLD器件概述 2.9 FPGA/CPLD器件概述 2.9 FPGA/CPLD器件概述 2.9 FPGA/CPLD器件概述 2.10 FPGA/CPLD的发展趋势 习 题 2 XC4000器件的CLB结构 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Cyclone器件的LE结构（普通模式） 典型FPGA的结构 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1．熔丝(Fuse)型器件 2．反熔丝(Anti-fuse)型器件 3．EPROM型，紫外线擦除电可编程 4．EEPROM型 6．SRAM型 5．Flash型 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 边界扫描电路结构 为了解决超大规模集成电路（VLSI）的测试问题，自1986年开始，IC领域的专家成立了“联合测试行动组”（JTAG，Joint Test Action Group），并制定出了IEEE 1149.1边界扫描测试（BST，Boundary Scan Test）技术规范 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 引 脚 描 述 功 能 TDI 测试数据输入(Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出(Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择(Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入(Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入(Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 边界扫描IO引脚功能 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 边界扫描数据移位方式 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 未编程前先焊接安装 减少对器件的触摸和损伤 不计较器件的封装形式 系统内编程--ISP 样机制造方便 支持生产和测试流程中的修改 在系统现场重编程修改 允许现场硬件升级 迅速方便地提升功能 ISP功能提高设计和应用的灵活性 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 下载接口引脚信号名称 引脚 1 2 3 4 5 6 7 8 9 10 PS模式 DCK GND CONF_DONE VCC nCONFIG -