随机数据流序列检测器.doc

一、设计任务及要求： 1、设计任务： 编写程序实现序列检测的功能并进行字符检测。 2、要 求： 在测试文件中产生随机的数据流，流过序列检测器进行字符检测，最终利用 modelsim仿真工具，仿真输出“I Love ZhiXin”。 指导教师签名： 年 月 日 二、指导教师评语： 项目成绩： 指导教师签名： 年 月 日 设计项目成绩评定表 设计报告目录 一、设计目的 1 二、设计思路 1 三、设计过程 1 3.1、系统方案论证 1 3.2、程序代码编写 2 四、系统调试与结果 5 五、主要元器件与设备 5 六、课程设计体会与建议 5 6.1、设计体会 5 6.2、设计建议 6 七、参考文献 6 一、设计目的 1、了解序列检测器的工作原理； 2、掌握时序电路设计中状态机的应用； 3、设计随机数据流序列检测器； 4、进一步掌握用VERILOG语言实现复杂时序电路的设计过程。 4、利用modelsim进行仿真随机输出“I Love ZhiXin”。 三、设计过程 3.1、系统方案论证 检测电路总体方框图如图1所示。 图1 数字抢答器框图 图1 检测器原理框图 其工作原理为： 输入输出如上图所示，输入端cap_flow的输入是输入的大写字母数据流，输入端low_flow输入的是小写字母数据流，输出端output_flow输出的是从两个输入字母流中检出的字符组成I Love ZhiXin”（注：大写字母数据和小写字母的产生方式均是用ASIC值来实现的） 3．2程序代码编写： 1、程序代码： module jianceqi( //系统输入 rst_n,//低电平复位 clk,// 系统50MHZ时钟输入 cap_flow,//随机大写字母输入 low_flow,// 随机小写字母输入 //系统输出 output_flow//数据输出端口 ); input rst_n; //低电平复位 input clk; // 系统50MHZ时钟输入 input [7:0]cap_flow; //随机大写字母输入 input [7:0]low_flow; // 随机小写字母输入 output reg [7:0] output_flow; //数据输出端口 reg [3:0]state; //定义十三个状态 parameter S0=4b0000; parameter S1=4b0001; parameter S2=4b0010; parameter S3=4b0011; parameter S4=4b0100; parameter S5=4b0101; parameter S6=4b0110; parameter S7=4b0111; parameter S8=4b1000; parameter S9=4b1001; parameter S10=4b1010; parameter S11=4b1011; parameter S12=4b1100; //控制逻辑 always@(posedge clk or negedge rst_n) begin if(!rst_n)//复位有效 begin output_flow=0;//输出端输出0 state=S0;//状态跳转到S0 end else begin case(state) S0:begin //S0状态用来检测大写字母数据流中是否出现I if(cap_flow==I)//如果出现 begin state=S1;//状态跳转到S1 output_flow=cap_flow;/*输出端输出检测到的字母I*/ end else state=S0;//否则等待检测大写字母输入端 end S1:begin output_flow= ;//在本状态输出I后的空格 state=S2; end S2:begin if(cap_flow==L)//在本状态检测是否输入了字母L begin state=S3;/