3.4 vhdl顺序语句.ppt

例：case语句的误用 signal value :integer range 0 to 15; signal out_1:bit; case value is ---缺少when条件语句 end case; case value is ---分支条件不包含2到15 when 0 =out_1=‘1’; when 1 =out_1=‘0’; end case case value is ---在5到10上发生重叠 when 0 to 10 = out_1=‘1’; when 5 to 15 = out_1=‘0’; end case; 在loop语句中next语句用来跳出本次循环。 格式如下： next [ LOOP 标号] [when 条件表达式]； 分三种情况： 1） next: 无条件终止当前的循环，跳回到本次循环LOOP语句的开始，开始下次循环。 属性(attribute)描述： 属性是某一对象的特征表示，是一个内 部预定义函数。格式为： 对象名’属性标示符 综合器支持的属性有： left、right 、high 、low 、range 、 reverse _range、length 、event 、 stable 属性’event 对在当前的一个极小的时间段△内发生的事件的情况进行检测。如发生事件，则返回true,否则返回false. 发生事件:信号电平发生变化。 clock’event 时钟信号的上升沿描述： clk’event and clk=‘1’ 时钟信号的下降沿描述： clk’event and clk=‘0’; 上升沿触发器描述： process(clock) begin if clk’event and clk=‘1’ then q=date; end if; end process; 属性’stable 属性’stable的测试功能与’event刚好相 反，信号在△事件段内无事件发生，则返回 true,否则返回false. 以下两语句的功能相同： clk’event and clk=‘1’ not (clock’stable) and clk=‘1’ 3、等待语句 WAIT语句 wait ----- 无限等待 wait on ----- 敏感信号量变化 wait until ----- 条件满足（可综合） wait for ----- 时间到 WAIT有四种用法，其语法格式如下： 用法示例1： SIGNAL s1,s2 : STD_LOGIC; ... PROCESS BEGIN ... WAIT ON s1,s2 ； END PROCESS ； WAIT [ON 信号表] [UNTIL 条件表达式] [FOR 时间表达式]； 用法示例2： ... Wait until enable =1;　 单独的WAIT表示永远挂起。 一般地，只有WAIT_UNTIL格式的等待语句可以被综合器接受(其余语句格式只能在VHDL仿真器中使用) ，WAIT_UNTIL语句有以下三种表达方式： WAIT UNTIL 信号=Value ； -- (1) WAIT UNTIL 信号’EVENT AND 信号=Value; -- (2) WAIT UNTIL NOT 信号’STABLE AND 信号=Value; -- (3) 如果设clock为时钟信号输入端，以下四条WAIT语句所设的进程启动条件都是时钟上跳沿，所以它们对应的硬件结构是一样的： WAIT UNTIL clock =1; WAIT UNTIL rising_edge(clock) ; WAIT UNTIL NOT clock’STABLE AND