2012eda技术复习.doc

考试题型： 1选择题10分 2填空题15分 3 程序阅读25分（程序改错、分析波形、程序填空各一题） 4 编写程序50分（四道大题）（组合逻辑电路、时序电路、状态机、结构化设计）  语法知识---选择、填空、程序改错、程序填空—40% VHDL语言程序的基本结构 、命名规则及数据对象、基本数据类型、VHDL的运算操作符并发描述语句、顺序描述语句 填空： 2-1、VHDL语言的客体有信号、变量、常量 。 2-3、常用的端口定义模式有 IN 、 OUT 、BUFFER、INOUT四种。 2-4、VHDL设计的最基本模块是：设计实体。 2-1、VHDL的数据对象包括：信号，变量，常量，文件四类。 2-9、用VHDL设计某系统时，用到一种可枚举类型的数据，它的可能取值为：red，yellow，blue，orange，green。用color来表示这种数据类型，试写出这种数据类型的定义：Type color is ( red, yellow, blue, orange, green); 2-10 EDA--电子设计自动化（Electronic Design Automation） 2-11 CPLD--复杂可编程逻辑器件（Complex Progammable Logic Device） 2-12 FPGA---现场可编程门阵列(Field Programmable Gata Array) 3-1、完整VHDL语言程序包含实体、构造体、 配置 、包集合、 库 五部分。 3-2、VHDL语言设计的基本单元是设计实体；其由 实体说明和构造体说明两部分组成。 3-5、 VHDL语言构造体的子结构描述有 block语句结构 、process语句结构、子程序结构三种。 3-8、VHDL允许用三种描述方式来设计，即行为描述、结构描述和数据流描述，或者是这些方式的任意组合。其中，肯定能够综合的是结构描述和数据流描述，可能能够综合的是行为描述。 3-27、一个完整的VHDL语言程序通常包含实体、构造体、配置、包集合和库5个部分。它们的作用分别为：实体用于描述 所设计的系统的外部接口信号 ； 构造体用于描述 系统内部的结构和行为功能 ； 包集合存放格设计模块都能共享的 数据类型，常数和子程序 等； 配置用于 从库中选取所需要单元来组成系统设计的不同版本 ； 库存放已经编译的 实体，构造体，包集合和配置 ； 3-12、在用VHDL语言进行设计时，一个基本设计单元，不管是简单的数字电路还是复杂的数字电路，其基本构成是一致的。它们都是由 实体说明 和 构造体 两部分构成。 3-7、在用VHDL语言进行设计时，共有五种库，即： ieee 库 和 std 库 、 面向 ASIC 库 、 work库 、 用户自定义库 。其中 ， std 库中 standard 包是总可见的，用户编译好的文件是放在 work 库中。 4-1、PROCESS语句有三个敏感信号，他们顺序改变一次，则PROCESS语句执行 3 次。 4-1、时钟上升沿的描述方式有 clkevent and clk=’1’ 、 clkevent and last_value=’0’ and clk=’1’ 。 4-2、VHDL描述语句按执行顺序可分为顺序描述语句 、 并发描述语句； 他们的关系是顺序描述语句只能包含于并发描述语句中，反之不能 。 4-3、在LOOP语句有两种形式，它们是 for----loop 和 while----loop 。 4-5、变量可以在 进程 、 过程 和 函数 中定义。 4-7、循环控制语句有NEXT和 EXIT 两条语句；在LOOP语句中若想跳出本次循环应 使用 NEXT 语句；若想结束整个循环体应使用 EXIT 语句。 判断题： 1、判断对错，在正确的描述前画勾，错误的画叉 2-(1)一个八位总线可以用标准类型byte表示。 (×) 2-(2)连接系统与外界的信号叫做端口。（√） 2-(3)总线定义中位的顺序明确的指定了总线宽度。（√） 2-(5)在一个矢量中，位的顺序是不重要的。 (×) 2-(6)内部信号的定义包括信号名、模式和类型。