65nm工艺以下注意事项.docx

非常感谢高手的jiancongwoo的分享今天开这个话题，我会把需要注意的东西慢慢填上。1. 后端工具的选择? 这个话题不帮任何一家EDA公司说话。? 现在用得最多的PR工具应该是 Encounter或者ICC，那么这两个工具在65nm以下的工艺上，哪家做得更好呢？Encounter，现在必威体育精装版的版本是9.1.XXXICC应该是 2010.03-SPXX在2008年以前，应该来说Encounter做得比ICC好，Routing的质量比ICC好，在2009年以后，应该来说ICC做得比Encounter好。这里主要是指Placement， CTS，和Routing。比如在40nm的Design中，ICC可以把线route得最短，Via的数目比Encounter做的要少。在同样的Via的数目时，ICC的Zroute用得DFM的Via比Encounter多，Jog的数目也少。这就是说ICC的Zroute在做DFM的时候比NanoRoute 有优势。Icc vs. Encounter也有缺点，在Routing上，同一个Design，在DRC问题非常严重的时候，Encounter做Routing的时候会Route不出来，但是Icc能Routing出来，Routing出来的结果是爆多Short！！！！！Cadence的Encounter能否赶上来，就看Cadence的了。做Floorplan，这个嘛，ICC就Out了，反正我可不喜欢用ICC来做Floorplan，用Encounter做Floorplan，不管是Block或者是Fullchip比ICC好用。在利用Inhouse的Scripts来做设计的时候，这个时候Encounter完全胜出，因为Encounter的那些db命令比ＩＣＣ好用多了。关于做优化，　Encounter可以说是Out了。ICC在Placement， CTS，或者Routing的优化上应该来说都比Encounter做得好，毕竟ICC看到的Timing与从Pt看到的Timing，差别不是很大。2. STA分析，分析的Corner的选择??? 在65nm的时候开始出现了温度反转的问题。在65nm以上的工艺的时候，应该说是在同一个电压下面，高温跑得慢，低温跑得快，而在65nm的时候就出现了，高温跑的快，低温跑得慢的问题。? 以TSMC65nm的工艺为例：? 就Library来说有TT 1.1V, SS 0.99V, FF1.21V对于RC来说有cworst rcworst typrc rcbest cbest这几个模型，那么分析Setup跟Hold应该在那个下面分析呢？最直接的那么就是在最糟糕的那个点跑Setup，然后呢最快的那个点跑Hold,这个做法不能说她是错的，但是也可以说不是很科学。从数学统计的角度来说，同一个批次的芯片，在生产出来后，跑得快，跑得慢，跟跑得正常的Die，在数学上应该满足正态分布。就是说大部分的芯片都是跑在TT这个Corener的，跑在FF跟跑在ＳＳ的毕竟是少数。那么说，在设计芯片的时候，Designeer就应该在SS，FF，TT定义出3套SDC。那么在SS，TT，FF，那个Check Setup，那个是Hold呢。如果你不知道哦啊，那么就用组合数学的方法来做。Library的Corner+ 不同的RC值来做，来分析结果。比如在SS Corner下的Cworst这个Corner呢，我同时分析cwost cbest，发现在125C的时候， cworst的SetupViolation最多，那么就应该把这个Corner定义成Check Setup的主要Corner。同理其他的也是这么分析。一般来说在Function mode下，会在SS下check　setupHold， TT check Setup , FF? Check Hold。在Scan Mode下，一般就是在TT下面Check Setup Hold。应为跑Scan的时候，没有变态到把芯片加热后在来测试。如果有人这么干，可以把这个人炒了。因为有点“二”3. RC corelation这个问题，可能大部分人都没有去考虑过。问大家一个问题，EDA抽取到的RC参数跟真实的值对比，误差是多少？抽到的RC参数是不真实的值乐观，还是悲观呢？大家比较常用的RC抽取的工具有Synopsys的StarRC跟 Cadence公司的QRC。这两个工具抽取RC的参数的原理基本差不多，一个用2.5D来抽取，1个用3D的来抽取。似乎Cadence的QRC抽取到底参数更加准确。古语有云“过犹不及”。实际上QRC抽到的RC参数跟真实的值相比，QRC抽到的参数更加悲观，意思是它抽到的参数“过”了。、而StarRC抽到的参数是不“及”。那么这里我有一个问题问大家，现在我就用StarRC