计算机组成原理输入输出接口.ppt

CPU不断地询问外设是否准备好： 如果准备好，CPU执行IO操作；否则，CPU一直等待。 CPU大部分时间处于等待状态，利用率不高。 查询传送流程 CPU在执行程序中，被内部或外部的事件所打断，转去执行一段预先安排好的中断服务程序；服务结束后，又返回原来的断点，继续执行原来的程序。 中断传送流程 DMA传送流程 DMA传送流程 并行接口芯片8255 教学进程 8.3.2 1. 8255A的内部逻辑结构 内 部 数 据 总 线 PC7~ PC4 控制 控制 D 7 ~D 0 数据 总线 缓冲器 读写 控制 逻辑 RD WR A1 A0 RESET CS PA7~ PA0 PC3~ PC0 PB7~ PB0 A组 端口A （8位） A组 端口C （4位） B组 端口C （4位） B组 端口B （8位） A组 B组 组成:外设接口部分 A组和B组控制电路 读/写控制逻辑电路 数据总线缓冲器 8.3.2 并行接口芯片8255 2. 8255A的引脚及功能 教学进程 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 PA3 PA2 PA1 PA0 RD CS GND A1 A0 PC7 PC6 PC5 PC4 PC0 PC1 PC2 PC3 PB0 PB1 PB2 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 PA4 PA5 PA6 PA7 WR RESET D0 D1 D2 D3 D4 D5 D6 D7 VCC PB7 PB6 PB5 PB4 PB3 8255A 8.3.2 并行接口芯片8255 教学进程 PA7～PA0：端口A的数据线，双向、三态。 PB7～PB0：端口B的数据线，双向、三态。 PC7～PC0：端口C的数据线，双向、三态； D7～D0：数据线，双向、三态，与CPU的数据总线相连。 RESET：复位信号，高电平有效。 CS ：片选信号，低电平有效。 RD ：读信号，低电平有效。 WR ：写信号，低电平有效。 Al、A0 ：端口选择信号。 2. 8255A的引脚及功能 8255A端口选择表 8.3.2 并行接口芯片8255 （l）方式选择控制字 8.3.2 并行接口芯片8255 8255A的控制字 教学进程 3. 1 D6 D5 D4 D3 D2 D1 D0 方式选择控制字标志 00 ：方式0 01 ：方式1 1×：方式2 0 ：输出 1 ：输入 0 ：输出 1 ：输入 0 ：输出 1 ：输入 0 ：方式0 1 ：方式1 0 ：输出 1 ：输入 PC7～PC4 PC3～PC0 端口B B组方式选择 端口A A组方式选择 ●控制字的格式 ●三种工作方式： 方式0：基本的输入/输出方式 方式1：选通的输入/输出方式 方式2：双向传输方式 8.3.2 并行接口芯片8255 端口A有三种工作方式，方式0、方式1或方式2； 端口B有二种工作，方式0或方式1； 端口C 可作一般的输入/输出端口使用； 可用于配合端口A和端口B的工作，为它们提供控制信号和状态信号。 由内部逻辑（A组和B组控制电路）将三个数据端口分为两组 A组（端口A和端口C高4位PC7～PC4） B组（端口B和端口C低4位PC3～PC0）。 8255A允许划为同一组的两个端口分别工作于输入状态和输出状态。 教学进程 8255A的控制字 3. 8255A的方式选择控制字代码为1000 0011＝83H， 工作方式选择指令： MOV AL，83H ；方式选择控制字送AL OUT 0E6H，AL ；方式选择控制字输出给8255A控制端口 [例]设在某8086系统中有一个8255A芯片，8255A的D7～D0接到8086CPU数据总线的低8位，8255A的A1、A0与分别接到CPU地址总线的A2、A1。若已知该芯片的四个端口地址分别为0E0H、0E2H、0E4H和0E6H，要求该8255A芯片工作在如下工作方式： 端口A ：方式0，输出 端口B ：方式0，输入 端口C高四位： 输出 端口C低四位： 输入 教学进程 8255A的控制字 3. 8.3.2 并行接口芯片8255 （2）端口C置位/复位控制字 ●端口C置位/复位控制字中，D7＝0是它的标志位。D3、D2、D1位指明了对端口C哪一位进行操作，而D0位则指明对端口C相应位的操作是置“l”还是清“0”，D6～D4没有使用，可以为任意值。 8.3.2 并行接口芯片8255 0 D6 D