可编程逻辑器件设计实验报告.docx

可编程逻辑器件设计实验报告实验名称：Quartus II基础实验实验目的：使用Quartus II设计并完成一个简单的逻辑电路实验时间： 2015年地点：803实验室学生姓名：赵佳梦学号： 2012117282实验名称：使用Quartus II设计并完成一个简单的逻辑电路实验步骤创建工程创建文件编译工程观察RTL视图仿真VerilogHDL代码采用原理图输入RTL视图仿真结果可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间： 2015年地点：803实验室学生姓名：赵佳梦学号： 2012117282实验名称：简单D触发器1、实验步骤创建工程创建文件编译工程观察RTL视图仿真VerilogHDL代码module _DFF (clk,d,q); input clk,d; output q; reg q; always@ (posedge clk) begin q=d; end endmoduleRTL视图4、仿真结果可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间： 2015年地点：803实验室学生姓名：赵佳梦学号： 2012117282实验名称：同步置数的D触发器实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真VerilogHDL代码module CFQ (clk,d,load,q);input clk,d,load; output q; reg q;always@(posedge clk) begin if(!load) q=1; else q=d; endendmodule3、RTL视图4、仿真结果可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间： 2015年地点：803实验室学生姓名：赵佳梦学号： 2012117282实验名称：同步置数异步清零的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module _DFf (clk,d,load,rest,q);input clk,d,load,rest;output q;reg q;always@(posedge clk or negedge rest) begin if(!rest) q=0; else if (!load) q=1; else q=d; endendmodule3、RTL视图4、仿真结果可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间： 2015年地点：803实验室学生姓名：赵佳梦学号： 2012117282实验名称：带Q_n输出的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module d_q(in,clk,q,set,a,reset,q_n);input clk,in,set,a,reset;output reg q,q_n;always@(posedge clk,negedge reset)beginq_n=~q;if(!reset)q=0;else if(!set)q=a;elseq=in;end3、RTL视图4、仿真结果可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间： 2015年地点：803实验室学生姓名：赵佳梦学号： 2012117282实验名称：4选1数据选择器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module mux4_1 (in0,in1,in2,in3,s0,s1,out); input s0,s1; input in0,in1,in2,in3; output out; reg out; always@(in0,in1,in2,in3,s0,s1) begin case({s0,s1})