电工电子技术教学课件作者王桂琴第15章双稳态触发器和时序逻辑电路课件.pptx

第十五章双稳态触发器和时 序逻辑电路 第一节 基本双稳态触发器 第二节 钟控双稳态触发器 第三节寄存器 第四节 计数器 第五节 集成计数器 第六节 存储器与可编程逻辑器件 习 题 目录第一节 基本双稳态触发器 时序逻辑电路的概念 基本R－S触发器返 回一、时序逻辑电路 时序逻辑电路与输出状态不仅与输入变量有关，而且还与系统先前的状态有关。时序逻辑电路的特点： 包括组合逻辑电路和具有记忆功能的电路或反馈延迟电路。 输入、输出之间至少有一条反馈路径。 触发器是时序逻辑电路的基本单元，是一种具有记忆功能的逻辑电路。能够储存一位二值信号。返回双稳态触发器的特点： 具有两个能自行保持的稳定状态； 根据不同的输入信号可以置成“1”状态或“0”状态； 在输入信号消失后，如果没有新的信号输入，能够保持原状态，直至下一个新的信号输入为止。返回11QQQ＆A＆BSDRD00QQ两个输出端反相，规定Q的状态为触发器的状态。即Q＝0，Q=1时，称触发器为0态，又称复位；Q＝1，Q=0时，称触发器为1态，又称置位。RD SD Q0 1 1 0 1 1 0 0二、基本R－S 触发器0Q11001Q101RD＝0，SD=1 触发器复位为0态，称RD为复位端；RD＝1，SD=0 触发器置位为1 态，称SD为置位端。RD、SD同为1， 触发器保持原状态； RD、SD同为0，触发器状态无法确定，此情况应避免。0110不 变*不 定返回QQSDRD 与非门组成的R－S触发器为负脉冲有效。 基本R－S触发器的约束条件是 RD＋SD＝1逻辑符号 基本R－S触发器的优点： 结构简单，具有记忆功能。 基本R－S触发器的缺点： 输出直接受输入控制，具 有不定状态。负脉冲有效返回第二节 钟控双稳态触发器 钟控R－S 触发器 J K 触发器 D触发器 T′－T 触发器 触发器逻辑功能的转换 触发器应用返 回QQ＆A＆D＆C＆BR S Qn+1 0 00 1 1 0 1 1 RD SDSRRSCP一、钟控R－S 触发器 为使触发器能按要求在某一时间翻转，外加一时钟脉冲CP来控制。CP=0，复位端RD、置位端SD负脉冲有效，不受CP控制 。C、D门 被封锁；CP=1，Qn 101不定0返回QQC RSSDRD CP＝1时，触发器才能翻转。 CP控制触发器的翻转时刻，R、S控制触发器的翻转状态。 钟控R－S 触发器为正脉冲有效。 钟控R－S触发器的约束条件是 RS＝0逻辑符号返回CP例1、已知钟控R－S触发器（正脉冲有效）的输入信号RD、 R、S波形如图，试画出Q的波形。1243RDRSQ返回QSDRDQSRC例2、由钟控R－S触发器组成的T′触发器如图所示，可完成计数功能，试分析其逻辑功能。解：R＝Q 钟控R－S触发器的CP对触发器 的控制是在一个时间间隔内，而不是 控制在某一时刻。 可见，CP脉冲来一个，触发器翻转一次，即T′触发器可记录CP脉冲个数。 要求CP脉冲宽度要小于触发器翻转所需时间，否则在一个CP作用期间，触发器可能翻转多次，即“空翻”。返回Q从触发器RDSDQCPRCS 当CP上升沿 到来时，主触发器发生翻转，当CP下降沿 到来时，从触发器翻转，从而保证在一个CP周期中，触发器的输出只改变一次。主触发器RSKCJ二、主从型J K 触发器 主从型J K 触发器由主触发器和从触发器组成，主触发器和从触发器时钟信号反相. 显然，输出状态在CP下降沿到达时改变。因此，这种触发器为下降沿触发。返回Q1从触发器RDSDRCSQn Qn Qn 00Q主触发器Qn J K Qn+1 0 00 1 1 0 1 1 RS1011010KCJQn 01复位端RD、置位端SD负脉冲有效，不受CP控制 。返回QQCKJSDRD 主从型JK 触发器将触发器的翻转控制在CP下降沿这一时刻。 主从型JK 触发器无不定状态，组成计数电路，可克服空翻。 主从型JK 触发器存在一次翻转的问题。即主触发器在CP＝1 期间只能翻转一次，要求J、K 状态在CP＝1期间不能变化。负脉冲有效逻辑符号下降沿触发返回CP例3、已知JK触发器（下降沿触发）的输入信号J、K 波形如图，试画出Q的波形（Q初始状态为0）。1243JKQ返回QJK例4、已知各触发器的初态均为0，A、CP 波形如图，试画出Q波形。ACPCPAQ返回D Qn+1 0 1 RD三、D触发器SD置1维持线QD315D置0阻塞线CP置1阻塞线QD624D置0维持线0 D触发器仅在CP前沿到达时翻转，是边沿触发器。1返回QQSDRD