CPLD模块及接口说明.doc

CPLD系统模块及接口说明 F.1 概述 模块结构框图如图F.1-1所示。CPLD采用Altera新一代的MAXII器件EPM570T100C5，配合QuartusII可以很容易实现CPLD的开发，模块具有4位键盘输入、4位开关量输入，8个动态LED显示，1个静态LED显示，8个发光管，1个蜂鸣器，用于完成实验，同时引出了3.3V的IO口，方便模块的扩展。 程序下载方法采用ByteBlaster，本模块下载时，插上跳线帽JP214~JP217；其他模块下载时拔下跳线帽JP214~JP217。 图F.1-1 CPLD系统模块框图 F.2 电路说明 F.2.1 ByteBlasterⅡ下载电路 本模块的ByteblasterII下载电路图如图F.2-1，通过25针计算机并口进行。整个实验箱系统共有3块FPGA/CPLD模块，均通过本模块ByteblasterII口进行程序下载。 注意：本模块下载程序时，插上JP214~JP217跳线帽。其他模块通过本ByteblasterII口下载程序时，拔下JP214~JP217跳线帽。 图F.2-1 ByteblasterII下载电路图 F.2.2 数码管驱动缓冲电路 MAXII器件为低电压器件采用3.3V供电，一般采用一级缓冲和5V的外设相连接。图.2-2给出数码管驱动缓冲电路。8位动态数码管的段由U202驱动，位由U203驱动。1位静态数码管由U204驱动。 图F.2-2 数据缓冲电路 F.2.3 键盘、开关量输入及发光管显示 本模块设有4位键盘输入（也可由跳线JP206~JP209选择TP201~TP204输出，见表.3-9），4位开关量输入及8位发光管输出。键盘输入为负脉冲。 .2-3 键盘、开关量输入及发光管电路 F.3 接口说明 F.3.1 总线接口（JT201） 总线接口JT201定义见表F.3-1。 表F.3-1 总线接口定义表 序号 定义 功能说明 EPM570引脚号 备 注 1 D0 数据总线D0位 21 2 D1 数据总线D1位 20 3 D2 数据总线D2位 19 4 D3 数据总线D3位 18 5 D4 数据总线D4位 17 6 D5 数据总线D5位 16 7 D6 数据总线D6位 15 8 D7 数据总线D7位 76 9 A0 地址总线A0位 75 10 A1 地址总线A1位 74 11 A2 地址总线A2位 73 12 A3 地址总线A3位 72 13 A4 地址总线A4位 71 14 A5 地址总线A5位 70 15 A6 地址总线A6位 69 16 A7 地址总线A7位 68 17 A8 地址总线A8位 67 18 A9 地址总线A9位 66 19 A10 地址总线A10位 58 20 A11 地址总线A11位 57 21 A12 地址总线A12位 56 22 A13 地址总线A13位 55 23 A14 地址总线A14位 54 24 A15 地址总线A15位 53 25 WR 总线时序中的写信号 52 26 RD 总线时序中的读信号 51 27 VV 电源VCC NC 28 VV 电源VCC NC 29 GND 地线 GND 30 GND 地线 GND F.3.2 键盘输入接口（K201~K203） 表F.3-2是键盘K201~K204接口表。 表F.3-2 键盘接口表 名称 EPM570输入引脚号 备注 K201 27 负脉冲输入 K202 28 负脉冲输入 K203 29 负脉冲输入 K204 30 负脉冲输入 .3.3开关量输入接口（S205~S207） 表.3-3是开关量输入S205~S208接口表。表.3-3 拨盘开关输入接口 名称 EPM引脚号 输入电平 备注 S205 33 左为0，右为1 电平输入 S206 34 左为0，右为1 电平输入 S207 35 左为0，右为1 电平输入 S208 36 左为0，右为