7级流水处理器设计概述.docx

一 概述1、1 整体结构框图及模块概述本次设计的处理器结构如图1所示，采用标量7级流水设计，无乱序执行功能，Cache采用直接映射方式，有Forward总线。当一条指令出现Stall时，采用不去除气泡，直接冻结其后流水线的方式。图1 Zion处理器Oman架构图Oman架构的Zion处理器共含有18个大模块，其中6个模块为两个流水级之间的寄存器模块，12个模块为逻辑处理模块。图中所示的寄存器模块均带有FF标记，蓝色的部分表示该寄存器是用于存储处理器中间数据的寄存器，绿色部分表示该寄存器是存在于cache内部的寄存器。表示该级寄存器可以被Stall，表示该级寄存器可以被Stall也可以被Flush，表示该级寄存器既不会被Stall也不会被Flush。表1简述了各逻辑处理模块的功能及图1中寄存器内各缩写含义。IF1Instruction Fetch 1，取指第一阶段。用于选择取指的PC来源，选取好PC后将地址送到IF1/IF2寄存器中的PC段，同时对应的index位送入ICache。在此基础上将Valid位置“1”。IF2Instruction Fetch 2，取指第二阶段。根据index从ICache中取出Cache Line及对应的tag位，并根据Offset从Cache Line中取出对应指令，将该指令和tag同时送入下一级。Prefetch模块用于处理当miss出现时，回填的Cache Line与下一条指令读取冲突的情况，当指令miss时，每个时钟周期将下一条指令的PC送入ICache，读取出有效数据，预存到Prefetch模块的预取寄存器中，当指令回填，流水线正常执行时，ICache执行指令回填操作，下一条指令的取指则在预取寄存器中进行。DEInstruction Decode，指令译码。该级逻辑运算先通过tag判断ICache读取是否命中，若命中则将指令送入Decode模块进行译码，若不命中则向Imiss Process Unit发送miss处理请求，并Stall流水线，待miss请求响应后，将refill的指令送入Decode模块进行译码。经过译码后，将OP,MEM_OP和Desti送入下一级，同时将判断源操作数是否发生数据相关，若相关则等待Forward数据有效后取出源操作数，若不相关则从寄存器堆中取出源操作数，送入下一级。EX执行阶段，完整各种计算（运算指令、跳转地址计算）、分支跳转指令和CP0指令。图中DCache Controller用于处理正在执行的访存指令之前的访存指令需要写入DCache产生冲突时产生流水线Stall的情况。当出现多周期指令时，需要Stall流水线。MEM1Memory 1，访存第一阶段。同IF2类似，根据访存地址访问DCache。MEM2将取出的DCache数据进行Tag判断，若命中则在MEM Ins Process模块中执行访存指令，并将需要store的数据通过DCache Write Bus写回Dcache。若miss则向Dmiss Process Unit发送miss请求，并Stall流水线，待miss请求响应后再执行访存操作。WB将数据写回寄存器。InterruptProcessUnit中断处理模块，当发生外部中断时，在EPC寄存器中保存当前运行的PC，进入中断地址执行中断函数。Flusher流水线刷新控制模块，根据不同情况控制是否进行Flush操作Freezer流水线停止控制模块，根据不同情况控制是否进行Stall操作ImissProcessUnitImiss处理模块，当发生指令miss时，将Imiss_bus送到处理器外部，同时产生Imiss Stall信号停止流水线。当外部响应miss后，将refill数据同时送到DE级进行译码处理，和IF1进行ICache refill操作。DmissProcessUnitDmiss处理了模块，当发生数据miss时，将Dmiss_bus送到处理器外部，同时产生Dmiss Stall信号停止流水线。当外部响应miss后，将refill数据返回给MEM2中的MEM Ins Process模块进行处理。图中缩写含义V：valid，有效位，表示当前寄存器中有需要执行的指令。PC：program counter，程序计数器。Ins：instruction，取出的指令。Tag：Icache中的tag位。S1，S2：source operand1，source operand2。操作数1，操作数2。EX_OP:executeoperation，执行阶段操作指令码。（非指令中的OP，是自定义ALU OP）Desti：destination，目的寄存器号。MEM_OP：memory operation，访存操作码。1、2 指令通路介绍①②③④⑤