数字电路EDA设计与应用期末总复习题.doc

考试时间：90分钟 题型:一、单项选择2分*10=20分 二、程序判断改错题 5分*4=20分 三、程序题20分*3=60分 复习重点： EDA、VHDL的中英文名称。 标识符规则，文法规则 数据对象（重点常量、变量、信号） 数据类型（标准预定义数据类型，IEEE预定义标准逻辑位类型） 运算符（连接运算符，逻辑运算符等） VHDL程序的基本结构：完整的VHDL程序包含的五个部分，重点：实体，端口说明，结构体，进程，子程序（过程和函数）；常用的库和程序包。 顺序语句，顺序语句的特点，IF语句，CASE语句 并行语句，条件信号赋值语句，选择信号赋值语句，COMPONENT语句，元件例化语句， 程序设计题：加法器，译码器，数据选择器，计数器，分频器，数码管显示。 一、 填空题（20分,每空格1分） 1、一个完整的VHDL语言程序通常包含 实体（entity） ， 构造体（architecture）， 配置（configuration）， 包集合（package）和 库（library） 5各部分。 2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 out 表示；双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示； 3、VHDL的客体，或称数据对象包括了常数、 变量variable 和 信号signal 。 4、请列出三个VHDL语言的数据类型，如实数、位等。 位矢量 ， 字符 ， 布尔量 。 5、VHDL程序的基本结构包括 库 、 程序包 、 实体 和 结构体 。 6、more_ _11标识符合法吗？ 不合法 。8bit标识符合法吗？ 不合法 。 variable标识符合法吗？ 不合法 。 7、信号的代入通常用 = ，变量用 := 。 8、表示‘0’‘1’；两值逻辑的数据类型是 bit（位） ，表示‘0’‘1’‘Z’等九值逻辑的数据类型是 std_logic（标准逻辑），表示空操作的数据类型是 NULL 。 9、=是 小于等于 关系运算符，又是 赋值运算 操作符。 10、设D0为1, D1为0, D2为1, D3为0, D3 D2 D1 D0的运算结果是“0101”， D1 D2 D3 D4的运算结果是“1010”。 11、VHDL程序的基本结构至少应包括 实体 、 结构体 两部分和对 库 的引用声明。 12、1_Digital标识符合法吗？ 否 ， \12 @ +\ 呢？ 合法 。 13、在VHDL的常用对象中， 信号 、 变量 可以被多次赋予不同的值， 常量 只能在定义时赋值。 14、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。 15、VHDL语言中std_logic类型取值 ‘Z’ 表示高阻，取值 ‘X’ 表示不确定。 16、位类型的初始化采用（字符/字符串） 字符 、位矢量用 字符串 。 17、进程必须位于 结构体 内部，变量必须定义于 进程/包/子程序 内部。 18、并置运算符 的功能是 把多个位或位向量合并为一个位向量 。 19、进程执行的机制是敏感信号 发生跳变 。 20、判断CLK信号上升沿到达的语句是 if clk’event and clk = ‘1’ then . 21、 IF 语句各条件间具有不同的优先级。 22、VHDL是否区分大小写？ 不区分 。 23、digital_ _8标识符合法吗？ 不合法 。12_bit标识符合法吗？ 不合法 。 signal标识符合法吗？ 不合法 。 24、结构体有三种描述方式，分别是 数据流 、 行为 、 和 结构化 。 25、请分别列举一个常用的库和程序包 library ieee 、 use ieee.std_logi