《VHDL行为模型的执行过程1.ppt

2.1硬件描述 2.2VHDL的基本结构 2.3VHDL层次化结构模型 2.4VHDL的顺序行为描述 2.5VHDL的并行行为描述 2.6VHDL行为模型的执行过程 2.7VHDL的复合并行语句 一、断言语句（并行、顺序） 意义： 当不满足条件时输出指定信息和错误级别 当严重级别是Failure时，模拟过程停止 用途： 添加限制条件 (例：检测时间限制条件)。 输出状态信息或出错报告。 添加调试断点。 例 assert not (S= ‘1’ and R = ‘1’) report “Both S and R are High.” Severity Error; 正常情况下不应同时 S= ‘1’ , R = ‘1’ assert Enable /= ‘X’ report “Unknown value on Enable” severity warning; 断言语句的简单形式--Report Report语句 [标号：] report 表达式 [severity 严重级别] ； 例： report “Entering process P”; report “Setup or Hold violation; Outputs driven to ‘X’” severity WARNING; 二、决断信号(resolved signal) 驱动源 若某信号在一个进程(包括等价进程)中被赋值，该进程为该信号的一个驱动源 一般情况下，一个信号只能有一个驱动源 一个进程可以为若干个信号的驱动源 特殊情况下一个信号可以有多个驱动源，必须特别声明，特别处理 决断信号： 具有多个驱动源、需要判断其最后结果的信号。 信号驱动源 信号驱动源是指对信号赋值的进程，或信号与输出端口的联结。 在并行语句中，一个并行赋值语句即为一个信号驱动源 architecture Archi of Exam is begin Source_1: F = transport 1 after 1 ns; Source_2: F = transport 2 after 2 ns; end Archi; F有2个信号源，若F不是决断信号，则非法。 在进程中，对某个信号只能有1个信号源 architecture Archi2 of Exam is begin process begin F = transport 1 after 1 ns; F = transport 2 after 2 ns; wait; end process; end Archi2; 此例中，F仅为1个信号源，相当于下面的语句： F = transport 1 after 1 ns， 2 after 2 ns; 决断信号的指定 决断类型：决断信号的类型 (含决断函数) 决断函数：用来决定决断函数的值的函数 Package Resolved_Bit4 is type Bit4 is (‘X’, ‘0’, ‘1’, ‘Z’); type Bit4_Vector is array(Integer range ) of Bit4; function Wired_Or (Input: Bit4_Vector) return Bit4; subtype Resolved_Wire is Wired_Or Bit4; signal Resolved_Signal: Resolved_Wire; end Resolved_Bit4; 决断函数例 function Wired_Or (Input: Bit4_Vector) return Bit4 is variable result: Bit4 := ‘0’; begin for I in Input’Range loop if Input(I) = ‘1’ then 　　　　 Result := ‘1’; exit; elsif Input(I)= ‘X’ then Result := ‘X’; else null; end if; end loop; return Result; end Wired_Or; 决断信号描述例 entity Exam is