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DDS信号发生器模块
DDS信号发生器
(ESDM-0341)
1 AD9850主芯片模块
1.1 DDS模块功能及结构框图
对输入AD9850的标准正弦波,进行直接数字合成生成。输入频率最高为125MHZ,可生成0-Fclk/2范围内的任意频率正弦波和方波。
1.2模块性能指标
+3.3V或+5V单电源工作,正常,掉电模式;
可输入的时钟频率最高可达125MHZ;
频率分辨率达到。
1.3 AD9850简介
(1)AD9850主要性能特点:
AD9850采用直接数字合成技术,利用片内集成的高性能的DAC和高速比较器,形成完全可编程的频率合成器和时钟发生器。可输入的时钟频率最高可达125MHZ,具有32bit的频率字使得频率分辨率达到2-32; 5bit来进行相位调制,允许输出以180o,90o,45o,22.5o,11.25o,以及它们的任意组合和相位角为增量跳变。具有可选的串行或并行数据传输方式。
(2)AD9850功能方框图
(3)AD9850引脚分布
表1
管 脚 号 名 称 说 明 1-4,25-28 D0-D7 控制字并行输入,其中D7可做串行输入 5,24 DGND 数字地 6,23 DVDD 为内部数字电路提供电源 7 W_CLK 控制字加载时钟,用于加载并行/串行的频率/相位控制字 8 FQ_UD 频率更新控制,在上升沿依寄存器更新频率 9 CLKIN 外部晶振的输入端,最大值为125MHZ 10,19 AGND 模拟地 11,18 AVDD 为内部模拟电路提供电源 12 外接电阻决定了器件输出端的电流大小 13,14 QOUT, QOUTB 内部比较器输出端 15,16 VINN ,VINP 内部比较器输入端 17 DACBL 内部DAC外接参考电压,可悬空 20 IOUTB IOUT的为互补输出 21 IOUT 正弦电流输出端,一般用电阻接地以转换为正弦电压输出 2 AD9850应用
此模块应用中,dds9850采用的是并行输入方式
2.1并行输入时频率字
AD9850 有40 位控制字,32 位用于频率控制,5 位用于相位控制。1 位用于电源休眠
(Power down)控制,2 位用于选择工作方式。这40 位控制字可通过并行方式或串行方式输入到AD9850。
并行输入方式下,内部40bit的寄存器装载5个8位的字节。如下为并行输入时的频率字:W0包含相位调制字,掉电模式控制和装载模式控制。接下来的W2到W5是32bit的频率控制字。
2.2并行方式的输入时序图
2.3并行方式下引脚连接
输入信号线:CLKIN为参考时钟输入端,最大值为125MHZ,输出波形频率范围为0到Fclkin/2.
决定了器件输出端的电流大小,,推荐连3.9K电阻到地。
D0-D7是并行输入时的八位数据总线,同时D7也可作为串行输入时的数据输入端。
W_CLK控制频率字,相位字的装载,
FQ_UD为频率更新信号,
RESET是器件复位信号。
VINP,VINN分别是片内比较器地正向输入端和反相输入端,VINP接IOUT输出的正弦信号。可用于将输出的正弦波转换为方波。
输出信号线:IOUT 为正弦电流输出端,通常接200欧电阻到地以转换为正弦电压输出。IOUTB为互补输出;
QOUT为方波输出;QOUTB为方波反相输出,悬空。
2.4电气原理图
3 模块器件分布
图0341-6 模块器件分布图
U1 为CPLD ;
U2 为有源晶振;
J2 为电源,从上往下依次为:VCC,GND;
U21为AD9850;
J6为电源插座;
J5为CPLD下载编程接口;从左向右依次为:VCC,GND,TCK,TDO,TDI,TMS;
J3信号输出端。从上到下依次为: SIN_OUT,GND,BUS_CLK,GND;
J1,J4为总线插槽,具体管脚定义如下表:
符号 定义 引脚 功能说明 D0~D7 数据总线 4~11 D0~D7 /A0~A7总线分时复用,非扩展
方式下可作为位控 A0~A7 低8位地址线 12~19 CS0~CS7 输入输出地址段选择信号 23~30 由处理器板中的CPLD对数据存储地址空间
中的高位地址线译码产生,占据最高的
2048个地址。每根译码线包含256个地址:
CS7: FF00~FFFFH; CS6: FE00~FEFFH;
CS5: FD00~FDFFH; CS6: FC00~FCFFH;
CS3: FB00~FBFFH; CS6: FA00~FAFFH;
CS1: F900~F9FFH; CS6: F800~F8FFH; ALE 地址锁存有效 20 可触发锁存与D0~D7分时复用的A0~A7 RD*
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