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Verilog HDL 2908003035 郑捷 Verilog HDL的定义： Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995.可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。Verilog Verilog 一般用于支持高层次的设计或基于语言的设计其中电子设计在用自动合并工具进行详细设计前要通过高层次的完全抽象仿真来检验Verilog 也广泛应用于IC 的门级检验包括仿真故障仿真和定时检验。 HDL and soft programming language: HDL(Hardware Description Language)，是硬件描述语言。顾名思义，硬件描述语言就是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。HDL文本输入 硬件描述语言是用文本的形式描述硬件电路的功能，信号连接关系以及时序关系。它虽然没有图形输入那么直观，但功能更强，可以进行大规模，多个芯片的数字系统的设计。常用的HDL有ABEL，VHDL和Verilog HDL等。 程序设计语言用于书写计算机程序的语言。语言的基础是一组记号和一组规则。根据规则由记号构成的记号串的总体就是语言。在程序设计语言中，这些记号串就是程序。程序设计语言有3个方面的因素，即语法、语义和语用。语法表示程序的结构或形式，亦即表示构成语言的各个记号之间的组合规律，但不涉及这些记号的特定含义，也不涉及使用者。语义表示程序的含义，亦即表示按照各种方法所表示的各个记号的特定含义，但不涉及使用者。语用表示程序与使用者的关系。基本成分 　①数据成分。用以描述程序中所涉及的数据。 ②运算成分。用以描述程序中所包含的运算。③控制成分。用以表达程序中的控制构造。④传输成分。用以表达程序中数据的传输。模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。　　一个模块的基本语法如下： module module_name (port_list);Declarations:reg, wire, parameter, input, output, inout, function, task, . . . Statements:Initial statementAlways statementModule instantiationGate instantiationUDP instantiationContinuous assignmentendmodule 以下为建模一个半加器电路的模块的简单实例。 module HalfAdder (A, B, Sum, Carry);input A, B;output Sum, Carry; assign #2 Sum = A ^ B;assign #5 Carry = A B;endmodule 模块的名字是 HalfAdder。 模块有4个端口: 两个输入端口A和B，两个输出端口Sum和Carry。由于没有定义端口的位数, 所有端口大小都为1位；同时, 由于没有各端口的数据类型说明, 这四个端口都是线网数据类型。Verilog HDL模型中的所有时延都根据时间单位定义。 下面是带时延的连续赋值语句实例。