DC综合资料.doc

DC的使用 一、实验目的 1、掌握DC软件的基本使用流程； 2、熟悉基本的DC命令，并理解其意义； 3、对DC综合后的结果进行分析。 二、实验工具 Synopsys 公司电路综合工具Design Complier，即DC。 三、实验内容概述 1、利用DC图形界面进行电路综合； 2、使用DC脚本文件进行电路综合； 3、查看综合报告，根据报告分析电路性能。 四、实验步骤 （文件说明：为了演示方便，在进行下面的实验时需要用到两个文件，一个是example1.v，它是描述一个电路的verilog代码，我们的目标就是用DC综合这个代码得到满足约束条件的电路网表；另一个是dc.scr，它是综合example1.v的脚本文件。） DC既可使用图形界面，也可不使用图形界面而直接运行脚本来综合电路。当然，它们二者功能是一样的，在图形界面的每步操作都有相应的命令。我们先以较为直观的图形界面来演示各个操作步骤，并给出相应的tcl命令，再用DC脚本来对电路进行综合。准备好需要综合的文件和相应的脚本文件后，下面就开始我们的实验： 一、DC图形界面的使用。 1.DC图形界面的启动 打开一个终端窗口，键入命令 dv –db_mode，回车： 则DC图形界面启动，如下图所示： 红框处是DC的命令输入框，所有以下在图形界面上的操作都可以在这个命令输入框中输入相应的命令来完成。 选择Help(Man Pages可以查看DC的联机帮助。相应指令：man。例：man man表示查看man命令的帮助。man create_clock表示查看creat_clock命令的帮助。 2.设置库文件 选择File(Setup 打开如下界面： 接下来就要在这设置库文件了，在设置之前我们有必要对这些库做个简单说明： search_path是要指定综合工具的有哪些信誉好的足球投注网站路径。 target_library为综合的目标库，它一般是由生产线提供的工艺相关的库。 synthetic_library是综合库，它包含了一些可综合的与工艺无关的IP。dw_foundation.sldb是Synopsys提供的名为Design Ware的综合库，它包含了基本的算术运算逻辑、控制逻辑、可综合存储器等IP，在综合是调用这些IP有助于提高电路性能和减少综合时间。 link_library是链接库，它是DC在解释综合后网表时用来参考的库。一般情况下，它和目标库相同；当使用综合库时，需要将该综合库加入链接库列表中。 symbol_library为指定的符号库。 我们的库文件设置如下： search_path：list /tools/lib/smic25/feview_s/version1/STD/Synopsys \ /tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys target_library：smic25_tt.db link_library ：* smic25_tt.db symbol_library ：smic25.sdb 设置完毕，点击OK退出该窗口。 以上设置过程也可以在命令窗口键入命令来设置，相应命令为： set search_path [list /tools/lib/smic25/feview_s/version1/STD/Synopsys \ /tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys] set target_library { smic25_tt.db } set link_library { * smic25_tt.db } set symbol_library { smic25.sdb } 3.读入verilog文件 选择File(Read 在打开文件对话框中选中要打开的文件，在这里我们选中sync_FIFO.v文件。 在Log框中出现successfully字样表明读入文件成功。相应命令：read –format verilog /home/eda000/dc/sync_FIFO.v (注：这是待打开文件的路径)。有时可能要读入多个文件，每个文件中都有电路module，则读入后要指定这些module中的最顶层module，例如顶层module名是top，则可以键入命令：current_design top来指定它。 选中模块sync_FIFO后点击红色箭头所指的按钮可以查看该电路的symbol图。 4.设置约束条件 4.1设置时钟约束 在symbo