杭电计组实验5-存储器设计实验案例.doc

杭州电子科技大学计算机学院 实验报告 实验项目： 课程名称：计算机组成原理与系统结构设计 姓名： 　　 学号： 同组姓名： 　　 学号： 　　 实验位置（机号）： 实验日期： 　　　　　　 指导教师： 实验内容（算法、程序、步骤和方法） 实验目的 掌握灵活应用Verilog HDL进行各种描述与建模的技巧和方法。 学习在ISE中设计生成M恶魔人员IP核的方法。 （3）学习存储器的结构及读写原理，掌握存储器的设计方法。 实验仪器 ISE工具软件 三、步骤、方法 （1）在ISE的工程目录里生成一个扩展名为Test_Mem.coe。该文件是用于Memory IP核的初始化文件。文件包括两行， memory_initialization_radix=16; memory_initialization_vector00632020,00010fffFFFF0000,0000FFFF99999999,aaaaaaaa,bbbbbbbb; 启动ISE工具软件，选择File-New Project,输入工程名shiyan5，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程 在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择IP（CORE GeneratorArchitecture Wizard）,并输入存储器IP核的名称RAM_B，点击Next按钮进入下一步，在IP核选择界面，选择MemoriesStorage Elements下的Block Memory Generator选项，单击next按钮，点击Finish进入参数设置。 Memory IP参数设置。在第1页选择默认接口：Native.第2页选择Memory Type为Single Port RAM.第三页修改Write Width为32，Write Depth为64.选择Always Enabled。第4页选中Load Init File，选择第一步生成的COE文档。第5页和第6页默认无需修改。单击Generate按钮，系统将在工程管理区生成一个RAM_B存储器模块：RAM_B(RAM_B.xco)。之后在过程管理区会出现核生成器菜单。 调用RAM_B模块：双击过程管理区的View HDL Instruction Template,右侧代码区出现RAM_B的调用模板。 在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择Verilog Module,并输入Verilog文件名ram，点击Next按钮进入下一步，点击Finish完成创建。将RAM_B的调用模板粘贴过来。并对ram进行仿真。 在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择Verilog Module,并输入Verilog文件名jicunqidui，点击Next按钮进入下一步，点击Finish完成创建。利用实验四对这个进行编码。。 （8）在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择Verilog Module,并输入Verilog文件名jicunchu，点击Next按钮进入下一步，点击Finish完成创建。编辑程序源代码，对jicunqidui和ram进行调用，然后编译。并进行运行，观察是否正确。 （9）在工程管理区将View类型设置成Simulation，在任意位置右击，选择New Source命令，选择Verilog Test Fixture选项。点击Next，点击Finish，完成。编写仿真代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 （10）由于实验五并未链接实验板，所以后面的链接实验板的步骤此处没有。 操作过程及结果 一，操作过程 实验过程和描述： Module jicunchu(R_Addr_A,R_Addr_B,Clk,W_Addr,W_Data,R_Data_A,R_Data_B,Reset,Write_reg ,wea,addr,douta ); input Clk; input Reset; input [4:0]R_Addr_A; input [4:0]R_Addr_B; input [4:0]W_Addr; output [31:0]R_Data_A; output [31:0]R_Data_B; input [31:0]W_Data; input wire