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湖北大学物电学院课程设计报告（论文） 专业班级: 姓名： 时 间： 指导教师： 万美琳 完成日期：年月日 设计任务书 设计目的与要求 了解多功能数字钟的工作原理加深利用EDA技术实现数字系统的理解 2．设计内容 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。 目录 （空一行） 1 引言 ………………………………………………………………………………1 2 总体设计方案 ……………………………………………………………………1 2.1 设计思路 ………………………………………………………………………1 2.2总体设计框图 ……………………………………………………………2 设计原理分析 ………………………………………………………………3 3.分频器 …………………………………………………………………………4 3.计时器和时间调节…………………………………………………………4 3.3秒表模块…………………………………………………………………………5 3.4状态机模块…………………………………………………………………6 3.5数码管显示模块…………………………………………………………………7 3.6顶层模块……………………………………………………………8…………………………………………………………9 4 总结与体会 ……………………………………………………………………11 多功能电子表 摘要: 本EDA课程主要利用Q关键词: V 1 引言QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 2.2 总体设计框图 3 设计原理分析 3.1 分频器 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100; reg [32:0]cnt,cnt1,cnt2; reg oclk,clk_10,clk_100; always@(posedge CLK or negedge rst) begin if(!rst) begin cnt=0; oclk=0; end else if(cnt10000-1) cnt=cnt+1; else begin cnt=0; oclk=~oclk; end end always@(posedge CLK or negedge rst) begin if(!rst) begin cnt1=0; clk_10=0; end else if(cnt11) cnt1=cnt1+1; else begin cnt1=0; clk_10=~clk_10; end end always@(posedge CLK or negedge rst) begin if(!rst) begin cnt2=0; clk_100=0; end else if(cnt2100000-1) cnt2=cnt2+1; else begin cnt2=0; clk_100=~clk_100; end end endmodule 3.2计时器和时间调节 计时模块：检测posedge clk_10 并进行计数，同时能调时调分， 最后是整点报时部分 module cni(clk_10,rst,tiaoshi,tiaofen,ge,shi,bai,qian,wan,shiwan,bee); input clk_10,rst,tiaoshi,tiaofen; output reg[3:0]ge,shi,bai,qian,wan,shiwan,bee; always@(posedge clk_10 or negedge rst) begin if(!rst) beg