SARADC设计和进展演示文稿.ppt

SARADC设计和进展 陆卫国 2008.04.30 内容 SARADC设计指标 主要结构 工作时序 设计难点 目前进度 SARADC设计指标 Process : chartered 0.35um dual gate salicide analog process Single powersupply 3.3V Offset error ≤±4LSB Input voltage 0.65V~2.65V Resolution 10bit INL ≤±0.5LSB DNL ≤±0.5LSB Sample rate 3M SINAD ≥ 62dB SARADC工作原理 结构模块-S/H模块 结构模块- DAC模块 结构模块-comparator模块 结构模块-digital模块 工作时序 工作时序－采样周期 工作时序－比较周期 设计难点－S/H模块 HOLD阶段需要在要求时间内达到10bit精度要求 运放的增益需要增益误差小于0.5LSB的需要 运放带宽需要满足建立时间的要求 运放噪声要降到不至于影响精度的水平 开关尺寸的确定 电容大小的确定 设计难点－DAC模块 10bit位数多，线性的要求电容匹配很好，采用中间值电容匹配最好，但面积很大——与采用1C电容匹配相比面积成指数增长 如果采用中段衰减电容将显著减少面积，但是匹配精度受影响（衰减电容值通常怪异） 可能工艺无法提供仿真时采用的这么小值的电容——将进一步增大面积，而且大电容可能将影响速度（充电） 需要特别考虑噪声问题 开关尺寸需要考虑导通电阻对建立时间的影响，并权衡寄生电容的影响 设计难点－comparator模块 失调问题:采用全差分结构消除系统失调，版图要求完全对称以避免引入失调 预放大器的增益要满足比较器精度的需要 预放大器的压摆率达到比较器速度要求 预放大器的带宽要满足建立精度的需求 失调存储电容的选定应考虑预放大器压摆率和快速锁存比较器的输入电容 快速锁存比较器锁存速度要满足时序要求 设计难点－digital模块 数字行为级文件的编写，对其他三部分模块的时序协调 数字后端的探索：从综合到自动布局布线，版图验证，后仿真的实现 Foundry提供的各种数字设计文件，标准单元等的学习和研究 目前进度－S/H模块 目前进度－DAC模块 目前进度－comparator模块 目前进度－digital模块 数字设计流程 行为级verilog设计 vi 等编辑器 verilog行为级仿真 modelsim,Verig-XL 综合到门级网表 Design Compiler 布局布线 Astro(Synopsys) 后端验证DRC,LVS Calibre(Mentor) 参数提取和后仿真 Calibre，spectre 目前进度－总体 * 主要由采样保持,逐次逼近寄存器, D/A转换器, 比较器组成. 以数字代码, 采用误差技术对输入的模拟信号进行逼近,对所有可能的量化水平进行二分检索, 直到得到最终的数字输出. N位寄存器控制转换的时序, Vin经过采样后与DAC的输出做比较, 比较器的输出控制二分检索的方向, SAR的输出就是转换得到的数字码. SARADC原理框图 S/H示意图 跟随器缓冲输入 两路开关电容形式的增益放大模块, 对输入信号进行采样保持, 并分别放大0.5倍,1倍, 实现从单端到差分的转换, 以适应后续电路的需要 基准源采用简单的结构以降低面积和功耗 基准源示意图 工作过程: 取样期, 预分布, 保持 取样期: 在控制逻辑电路控制下,所有电容顶板接地, 底板接模拟输入, 输入电压存储在电容上 预分布: 所有电容底板接地, 顶板与地断开, 电容上电荷保持 再分布阶段:在控制电路控制下, 电容阵列的开关依次开关,对输入信 号从MSB到LSB依次检索 全差分结构消除共模噪声和电容非线性误差 电荷再分布ADC示意图 比较器结构示意图 包括预放大级和快速锁存比较器两级 预放大器: 放大输入信号, 提高比较器精度, 隔离锁存比较器feed-back noise对DAC部分开关电容阵列的影响 锁存比较器: 包括跟踪和锁存阶段,把预放输出快速锁存到逻辑电平 开关电容结构: 输出失调电压存储技术, 将预放输出失调电压存储到存储电容上 包括控制逻辑,移位寄存器, SAR逐次逼近寄存器 实现对S/H模块，DAC模块，comparator模块的时序控制 数字部分时序示意图 ADC时序仿真图 采样时钟320ns，系统时钟20ns，一个采样周期包含16个clk时钟周期 5个clk