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第7章简化的RISC_CPU设计
@00 111_00000 //00 BEGIN: JMP TEST_JMP 0011_1100 000_00000 //02 HLT 0000_0000 000_00000 //04 HLT 0000_0000 101_11000 //06 JMP_OK: LDA DATA_1 0000_0000 001_00000 //08 SKZ 0000_0000 000_00000 //0A HLT 0000_0000 101_11000 //0C LDA DATA_2 0000_0001 001_00000 //0E SKZ 0000_0000 111_00000 //10 JMP SKZ_OK 0001_0100 000_00000 //12 HLT 0000_0000 110_11000 //14 SKZ_OK: STO TEMP 0000_0010 101_11000 //16 LDA DTAT_1 0000_0000 110_11000 //18 STO TEMP 0000_0010 101_11000 //1A LDA TEMP 0000_0010 001_00000 //1C SKZ 0000_0000 000_00000 //1E HLT 0000_0000 100_11000 //20 XORR DTAT_2 0000_0001 001_00000 //22 SKZ 0000_0000 000_00000 //24 HLT 0000_0000 111_00000 //26 JMP XORR_OK 0010_0100 100_11000 //28 XORR_OK: XORR DATA_2 0000_0001 001_00000 //2A SKZ 0000_0000 000_00000 //2C HLT 0000_0000 000_00000 //2E EDN: HLT 0000_0000 111_00000 //30 JMP BEGIN 0000_0000 @3C 111_00000 //3C TST_JMP: JMP JMP_OK 0000_0110 000_00000 //3E HLT ROM @00 //1800 DATA_1 //1801 DATA_2 //1802 TEMP RAM 17.6 RISC_CPU 模块的调试 cpu AB DB 地址 译码器 ROM RAM clock reset read write `include clk_gen.v `include register.v `include accum.v `include adr.v `include alu.v `include machine.v `include machinectl.v `include counter.v `include datactl.v `timescale 1ns/1ns module cpu(clk,reset,halt,rd,wr,addr,data,opcode,fetch,ir_addr,pc_addr); input clk,reset; output rd,wr,halt; output [12:0]addr; output [2:0]opcode; output fetch; output [12:0]ir_addr,pc_addr; inout [7:0]data; wire clk,reset,halt; wire [7:0]data; w
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