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超大规模集成电路基础2011第7章 时序逻辑电路设计 许晓琳 (xu.xiaolin@163.com) 合肥工业大学电子科学与应用物理学院 本章重点 寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的实现技术 静态与动态实现的比较 时钟策略的选择 7.1 引言 时序逻辑电路 输出不仅取决于当前的输入值，也取决于原先的输入值。即它具有记忆功能 7.1.1 时序电路的时间参数 时序电路的时钟参数 建立时间：在时钟翻转之前数据输入必须有效的时间 保持时间：在时钟边沿之后数据输入必须仍然有效的时间 传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间 推导系统级的时序约束条件： 最小时钟周期T T ? tc-q + tplogic + tsu 时序电路工作的时钟周期T必须能容纳电路中任何一级的最长延时 对寄存器维持时间的要求 tcdregister + tcdlogic ? thold 这一约束保证了时序元件的输入数据在时钟边沿之后能够维持足够长的时间，而不会因新进入的数据流而过早改变 7.1.2 存储单元的分类 前台存储器和后台存储器 嵌入在逻辑中的存储器 / 大量的集中存储内核 静态存储器和动态存储器 正反馈或再生原理 / 在与MOS器件相关的寄生电容上暂时存储电荷 用于寄存器在较长时间内不被更新时 / 用于要求较高性能水平和采用周期时钟控制的数据通路电路中 锁存器和寄存器 电平敏感/边沿触发 不同类型存储元件的定义 一个边沿触发的存储元件称为寄存器 锁存器是一个电平敏感的器件 由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop) 7.2 静态锁存器和寄存器 双稳态原理 多路开关型锁存器 主从边沿触发寄存器 低电压静态锁存器 静态SR触发器－－用强信号直接写数据 7.2.1 双稳态原理 亚稳态的概念 改变电路状态的方法： 切断反馈环路 (见7.2.2 多路开关型锁存器) 触发强度超过反馈环(实现静态后台存储器的主要方法) 7.2.2 多路开关型锁存器 负锁存器 当CLK=0时采样 正锁存器 当CLK=1时采样 用传输门构成正锁存器的晶体管级实现(图7.7) 效率不高(它对于CLK信号有4个晶体管的负载) 仅有NMOS传输管构成多路开关的多路开关型NMOS锁存器(图7.8) 时钟负载减少；但对噪声容限和开关性能都会有影响 7.2.3 主从边沿触发寄存器 思考：负沿触发寄存器的实现 多路开关型主从寄存器的时序特性 建立时间：输入数据D在时钟上升沿之前必须有效的时间 3 ? tpd_inv + tpd_tx 传播延时：QM值传播到输出Q所需要的时间 tc-q = tpd_inv + tpd_tx 保持时间：在时钟上升沿之后输入必须保持稳定的时间 0 减少了时钟负载的静态主从寄存器 传输门寄存器的缺点是时钟信号的电容负载很大 以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路 T1的尺寸必须比I2更大，才能切换交叉耦合反相器的状态 为了避免反向传导， I4必须比I1弱 非理想时钟信号 时钟偏差 因为布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏差 时钟偏差会造成两个时钟信号的重叠 时钟重叠可以引起两种类型的错误 竞争情况：由于CLK和CLK在一个很短的时间内都为高电平，两个采样传输管都导通，因此在D和Q之间有直接通路 不确定状态：由于CLK和CLK都为高电平，那么节点A同时被D和B驱动 解决方案： 采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长 7.2.4 低电压静态锁存器 降低到低电源电压时要求使用阈值减小的器件，然而这会产生显著亚阈值漏电功耗的负面影响 为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件 7.2.5 静态SR触发器——用强信号直接写数据 采用NOR门的SR触发器 采用NAND门的SR触发器 时钟控制SR锁存器 包括一对交叉耦合的反相器，加上4个额外的晶体管来驱动触发器从一种状态转变到另一种状态，并实现同步 7.3 动态锁存器和寄存器 静态电路 只要电源电压加在该电路上，它所保存的值就一直有效 缺点是它比较复杂 动态电路 将电荷暂时存储在寄生电容上 为了保证信号的完整性，需要周期性地刷新该值 7.3.1 动态传输门边沿触发寄存器 重叠时钟的影响 伪静态的动态锁存器 在稳定性方面的考虑限制了动态FF电路的应用 一个被电容耦合到内部存储节点上的信号节点会注入相当大的噪声而破坏状态 漏电电流 内部动态节点并不跟踪电源电压的变化，其结果是降低了噪声容限 一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态 7.3.2 C2MO