ASIC芯设计生产流程.pptVIP

第十二步 切割WAFER 把芯片从WAFER 上切割下来。形成一颗颗die 第十三步 固定芯片 把芯片安置在特定的FRAME 上 第十三步连接管脚 用25 微米的纯金线将芯片和FRAME上的引脚连接起来。 第十三步封装 用陶瓷或树脂对芯片进行封装。 第十六步 修正和定型（分离和铸型） 把芯片和FRAME 导线分离，使芯片外部的导线形成一定的形状。 第十七步老化（温度电压）测试 在提高环境温度和芯片工作电压的情况下模拟芯片的老化过程，以去除发生早期故障的产品 第十八步成品检测及可靠性测试 进行电气特性检测以去除不合格的芯片 成品检测： 电气特性检测及外观检查 可靠性检测： 实际工作环境中的测试、长期工作的寿命测试 注： FT测试， final test，也叫成测（终测），是指封装过后的成品测试，测试项目主要也是针对器件功能，目的将封装后的不良品剔除。Chip 级 第十九步标记 在芯片上用激光打上产品名。 行为域说明一个特定的系统完成什么功能 结构域说明不同的实体之间是如何连接的 物理域说明如何构造出一个实际的器件 行为域说明一个特定的系统完成什么功能 结构域说明不同的实体之间是如何连接的 物理域说明如何构造出一个实际的器件 STA：静态时序分析 CT：时钟树 DC：Design Compiler 行为级编码是在一个较高层次上的抽象，主要用来将结构规范转换为一个可以仿真的代码， RTL编码描述并推断结构元件和它们之间的连接，可用来描述设计的功能并可综合成一个结构网表 　ＤＣ读取设计的RTL代码并使用时序约束，综合RTL代码到结构级，从而产生一个映射后的门级网表。 RTL对RTL的验证是用来确认新的RTL与原来的RTL在功能上是否一致。 RTL对门级的验证用来确认DC 综合的逻辑是正确的。由于通过动态仿真来验证RTL功能正确， 所以在RTL和有扫描插入的门级网表之间做形式验证，保证门级也有相同的功能，与动态仿真比较，形式RTL方法节省时间。 门级网表对门级网表的验证。主要用来确认版图输入信息和版图输出信息，确认修改后的网表与原来的网表是逻辑等价的。 DC 一般作模块级的静态时序分析，PrimeTime作芯片级设计的静态时序分析。 约束文件以SDF格式详细描述在布图工具中使用的每个逻辑组之间的时序，以便完成单元的时序驱动布局。 布图前的步骤，包括带扫描插入的逻辑综合，静态时序分析，用于执行门级功能仿真的ＳＤＦ的生成， 及最终的RTL源码与综合后网表之间的形式验证。 最佳的单元布局。约束文件用来进行时序驱动布局。 在单元布局后，布图工具将时钟树插入设计。从DC产生的最初网表缺少时钟树信息， 所以，时钟树一定要插入到原有的网表中并进行形式验证。 对子模块布局以形成最终的版图前，可对每个字模块重复上述步骤 * ??????第六步 该过程使用了对紫外光敏感的化学物质，即遇紫外光则变软。通过控制遮光物的位置可以得到芯片的外形。在硅晶片涂上光致抗蚀剂，使得其遇紫外光就会溶解。这时可以用上第一份遮光物，使得紫外光直射的部分被溶解，这溶解部分接着可用溶剂将其冲走。这样剩下的部分就与遮光物的形状一样了，而这效果正是我们所要的。这样就得到我们所需要的二氧化硅层。 具体工艺是是从硅片上暴露的区域开始，放入化学离子混合液中。这一工艺将改变搀杂区的导电方式，使每个晶体管可以通、断、或携带数据。简单的芯片可以只用一层，但复杂的芯片通常有很多层，这时候将这一流程不断的重复，不同层可通过开启窗口联接起来。这一点类似所层PCB板的制作制作原理。更为复杂的芯片可能需要多个二氧化硅层，这时候通过重复光刻以及上面流程来实现，形成一个立体的结构。 * * ASIC芯片设计开发 ASIC芯片生产 集成电路设计与制造全过程中的主要流程框架 设计 芯片检测 单晶、外延材料 掩膜版 芯片制造过程 封装 测试 系统需求 物理域 结构域 行为域 系统级 芯片/板级 处理器/存储器 系统规范 算法级 模块 控制器 算法 RTL级 宏单元 ALU 寄存器传输 逻辑级 标准单元 门电路 布尔等式 电路级 晶体管版图 晶体管 晶体管函数 ASIC项目的主要步骤包括： 预研阶段； 顶层设计阶段； 模块级设计阶段； 模块实现阶段； 子系统仿真阶段； 系统仿真，综合和版图设计前门级仿真阶段； 后端