译码器课程设计.doc

课程设计报告 题 目： 基于FPGA的5-32译码器 学生姓名： 杨康 学生学号： 1114020241 系 别： 电气信息工程学院 专 业： 电子信息工程 届 别： 2015届 指导教师： 李 营 电气信息工程学院制 2014年5月目 录 1 课程设计的任务与要求 1 1.1 课程设计的任务 1 1.2课程设计的要求 1 2 译码器及FPGA的简介 1 2.1 译码器的简介 1 2.2 FPGA的简介 4 3 5-32译码器方案制定 6 4 5-32译码器方案实施 6 4.1 新建工程 6 4.2 程序设计 7 4.3 功能仿真 8 5 总结与心得 11 参考文献 11 附录 12 基于FPGA的5-32译码器设计 学生：杨康 指导教师：李营 电气信息工程学院 电子信息工程专业 1 课程设计的任务与要求 1.1 课程设计的任务 设计一个5-32译码器。 1.2课程设计的要求 具体功能如下： （1）有五个输入端，一个使能端，32个输出端。 （2）当使能端为低电平时，译码器不工作。 （3）当使能端为高电平时译码器正常工作。 2 译码器及FPGA的简介 2.1 译码器的简介 译码器是一类多输入多输出组合逻辑电路器件，其可以分为：变量译码和显示译码两类。 变量译码器一般是一种较少输入变为较多输出的器件，常见的有n线-2^n线译码和8421CD码译码两类；显示译码器用来将二进制数转换成对应的七段码，一般其可分为驱动LED和驱动LCD两类。译码是编码的逆过程，在编码时，每一种二进制代码，都赋予了特定的含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义“翻译”出来的过程叫做译码，实现译码操作的电路称为译码器。或者说，译码器是可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的电路。 图1 译码器FPGA实现结构框图 2.1.2 使能输入端(Enable Inputs) 在中规模集成电路中经常会碰到使能端（Enable Pin），使能端可以是输入，也可以是输出，其是用来扩展中规模集成电路功能的输入/输出端，一个2输入译码器上加上一个输入E，由于输入端E的加入，其功能发生了变化,当E=0时,其输出全部为0,而该译码器在没有加上E端时,其为高电平有效,这时其输出端没有一个处于有效工作状态，我们可以理解为E=0时，该译码器不工作；当E=1时，我们看到，其译码器可以正常工作，我们把这种输入端在E=1时能正常工作的使能端叫做高电平有效。 FPGA[1]（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。 Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持多种设计输入形式。有原理图、VHDL、Verilog HDL[4]以及AHDL[5]等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界