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第八章 时序逻辑电路设计 时序逻辑电路设计步骤（补充） 任何时序电路都是用时钟信号作为驱动信号的。 时序电路只是在时钟信号的有效沿或电平到来时，其状态才发生变化。 因此，时钟信号通常是描述时序电路的程序的执行条件。 3）时钟边沿的描述 8.1.2 触发器的同步和非同步复位 2) 非同步复位 8.2 触发器 8.2.2 JK触发器 8.3 寄存器 8位串行输入、串行输出移位寄存器 8.4 计数器 8位移位寄存器直接用信号连接描述 进程中执行信号代入语句时，被代入信号量的值在当时并没有发生改变，直到进程结束，代入过程才同时发生。此例描述了移位功能。 若将程序中信号改成变量，变量赋值语句中，被赋值的变量的值会立即改变，结果如何？ Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 　　常见的同步计数器有74160系列,74LS190系列，常见的异步计数器有74LS290系列。 2、如果按照技术过程中数字增减分类，又可将计数器分为加法计数器和减法计数器，随时钟信号不断增减的为加法计数器，不断减少的为减法计数器。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 同步计数器指在时钟脉冲（计数脉冲）的控制下，构成计数器的各触发器状态同时发生变化的计数器。 8.4.1 同步计数器 (1) 带允许端的十二进制计数器 计数器由4个触发器构成，clr是清零，en是计数控制端，qa,qb ,qc,qd为计数器的4位二进制值的输出端。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 带允许端的十二进制计数器 调用了标准逻辑无符号包 定义了计数中间信号，由于输出qa,qb,qc，qd被定义为out类型 PROCESS后跟两个敏感信号 判断清零信号 判断计数使能信号 判断时钟信号 判断计数的终点 ‘’ 不同类型数据值可以进行相加，这是因为调用了标准逻辑无符号程序包 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. (2) 可逆计数器 可逆计数器根据计数控制信号的不同，在时钟脉冲作用下，可以实现加1和减1的操作。控制端updn=‘1’计数器加1，updn=‘0’计数器减1。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 可逆计数器（加减计数器）程序设计 调用了标准逻辑无符号包 定义了计数中间信号 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. PROCESS后跟两个敏感信号 判断清零信号 判断时钟信号 加计数和减计数判断 不同类型数据值可以进行相加减法，这是因为调用了标准逻辑无符号程序包 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. (3) 六十进制计数器 4位二进制计数器构成1位BCD十进制计数器，六十进制计数器可由两位十进制计数器连接。六十进制计数器常用于时钟计数。 Evaluation only. Created with Aspose.Slide