北邮数电实验报告解析.docx

实验名称和实验任务要求Quartus II原理图输入法的设计与实现用逻辑门设计一个半加器，仿真验证其功能，生成新的半加器图形模块单元；用生成的半加器模块单元和逻辑门设计一个全加器模块。仿真验证，并下载到实验板。使用拨码开关作为输入，LED作为输出；使用74LS1383-8线译码器实现逻辑函数，仿真验证功能，并下载到实验板测试。使用拨码开关作为输入，LED作为输出。用VHDL设计与实现组合逻辑电路数码管译码器用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入，7段数码管作为输出。8421码转Grey码译码器用VHDL语言设计并实现一个8421码转Grey码的代码转换器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入，LED作为输出。4人表决器用VHDL语言设计并实现一个4人表决器。多数人赞同则通过，否则不通过。仿真验证其功能。用VHDL设计与实现时序逻辑电路分频器用VHDL语言实现一个12分频的分频器。要求输出占空比为50%的方波。仿真验证功能。8421十进制计数器用VHDL语言实现一个带异步复位的8421十进制计数器。仿真验证功能。组合计数器、分频器、数码管译码器将之前设计的组合计数器、分频器、数码管译码器链接，下载到实验板显示计数结果。用VHDL实现相关电路用VHDL语言设计并实现数码管动态扫描器，仿真验证结果并下载到实验板。端口说明及连接图实验三（3）端口说明输入端口clock, clr：时钟信号，清零信号输出端口display：控制数码管显示ctl：控制数码管阳极连接图实验四端口说明输入端口clk: 时钟信号输出端口row,r_col,g_col:分别控制点阵行列信号连接图VHDL代码和原理图实验一（2）实验三（3）library ieee;use ieee.std_logic_1164.all;entity autoseg isport (clock, clr: in std_logic;display: out std_logic_vector(6 downto 0);ctl: out std_logic_vector(7 downto 0));end autoseg;architecture autoseg of autoseg iscomponent div12 isport(clk: in std_logic;clear: in std_logic;clk_out: out std_logic);end component;component counter is port (clk, clear: in std_logic;counterout: out std_logic_vector(3 downto 0));end component;component seg isport (a: in std_logic_vector(3 downto 0);b: out std_logic_vector(6 downto 0);control: out std_logic_vector(7 downto 0));end component;signal number: std_logic_vector(3 downto 0);signal temp_clk: std_logic;signal enable: std_logic;beginenable = 0;u1: div12 port map(clk = clock, clear = enable, clk_out = temp_clk);u2: counter port map (clk = temp_clk, clear = clr, counterout = number);u3: seg port map (a = number, b = display, control = ctl);end autoseg;仿真波形图实验一（2）实验三（3）仿真波形图分析通过仿真波形能够看出设计的结果。从实验一（2）的波形图能分析出全加器的逻辑函数也能够直接得出全加器的真值表：输入输出c_1abscnext0000000110010100110110010101011100111111从波形能看出明显的毛刺。这体现出了组合逻辑电路的冒险特性。从实验三（3）的波形图能够看出清零是异步清零。波形无毛刺。故障及问题分析在实验三的计数器中，写出代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport(clk, clear: in std_logic;counterout: ou