信号质量测试分析.ppt

* * * 注解：建立时间（Ts：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。 * Tek（泰克示波器）示波器 InstaVu获取技术使示波器的技术指标中增加了新的一条，即波形获取速率 香农定理给出了信道信息传送速率的上限（比特每秒）和信道信噪比及带宽的关系。香农定理可以解释现代各种无线制式由于带宽不同，所支持的单载波最大吞吐量的不同。 * 信号质量测试规范 研发中心 张红 现在的高速数字系统的时钟频率可能高达数百兆Hz，其快斜率瞬变和极高的工作频率，以及很大的电路密集度，必将使得系统表现出与低速设计截然不同的行为，出现了信号完整性问题。破坏了信号完整性将直接导致信号失真、定时错误，以及产生不正确数据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。因此，信号完整性问题已经越来越引起高速数字电路设计人员的关注。 如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。 SI（Signal?Integrity）解决的是信号传输过程中的质量问题，尤其是在高速领域，数字信号的传输不能只考虑逻辑上的实现，物理实现中数字器件开关行为的模拟效果往往成为设计成败的关键。 信号完整性概述： 常见缩写 SI Signal Integrity 信号完整性 TTL Transistor-Transistor Logic 晶体管-晶体管逻辑 CMOS Complementary Metal Oxide Semicondutor 互补金属氧化物半导体 LVTTL Low Voltage TTL 低电压ＴＴＬ LVCMOS Low Voltage CMOS 低电压ＣＭＯＳ ECL Emitter Coupled Logic 发射极耦合逻辑 PECL Pseudo/Positive Emitter Coupled Logic 伪发射极耦合逻辑 LVDS Low Voltage Differential Signaling 低电压差分信号 GTL Gunning Transceiver Logic 射电收发逻辑 HSTL High-Speed Transceiver Logic 高速收发器逻辑 eHSTL Enhanced High-Speed Transceiver Logic 增强高速收发器逻辑 dHSTL Differential HSTL 差分HSTL SSTL Stub Series-terminated Logic 线脚系列终端逻辑 SPI Serial Peripheral Interface 串行外围接口 I2C Inter Integrated Circuit Bus 内部集成电路总线 USB Universal Serial Bus 通用串行总线 过冲： 类型 正过冲 负过冲 图例 危害 1、 闩锁损伤器件（VCC/VDD）， 对器件冲击造成器件损坏； 2、形成干扰源，对其它器件造成串扰 1、 闩锁损伤器件（ VEE/GND）， 对器件冲击造成器件损坏； 2、 管脚上的负电压可能使器件PN 衬底（寄生二极管）前向偏置，流过的大电流大于1安时，熔断键丝产生开路。 产生原因 1、 其它相邻信号串扰； 2、 器件驱动能力太强； 3、 没有匹配或者匹配不当。 解决建议 1、PCB布线避开干扰源和耦合路径； 2、增加电阻匹配，参考做法是始端串电阻或者末端并阻抗（电阻），减少过冲。 毛刺： 类型 正向毛刺 负向毛刺 图例 危害 容易造成控制信号控制错误或时钟信号相位发生错误： 1） 数据线上的毛刺如果被采样到，可能造成判断结果错误； 2） 边沿触发的器件中，时钟线上的毛刺可能会使得采样到多余的数据 （相当于多了一拍时钟）。 产生原因 1） PCB走线串扰（例如数据线和时钟线并行走线较长，信号线放置在晶 振等干扰源附近）； 2） 外界干扰，如地线噪声等； 3） 逻辑出现竞争、冒险； 解决建议 1） 控制器件布局和PCB走线，信号远离干扰源； 2） 添加去耦电容或输出滤波等。滤波器件尽量靠近信号管脚； 3） 逻辑设计中添加冗余项，或者采用同步逻辑设计，避免竞争冒险； 信号边沿缓慢： 类型 上升沿缓慢 下