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[EDA技术与应用讲义第5章第1节VHDL基本语句一VHDL基本语句语法
第5章 VHDL基本语句（一） EDA技术与应用 课程讲义
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本章内容
先看一个VHDL代码的例子
简单代码结构：端口定义和电路逻辑表达
代码文件命名
进程(PROCESS)
VHDL代码中的：Port,Siganl,Variable
学会简单VHDL设计的三板斧
VHDL与C 代码中的函数 的区别 ？
操作符 数据类型 赋值语句
逻辑分支语句：IF；CASE,
循环语句(LOOP)
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下一章内容
VHDL代码中的时序逻辑和组合逻辑表达
语句的执行时间问题
（顺序语句 并行语句）
基本单元电路的VHDL代码
（三态门，双向缓冲器，计数器，D触发器，译码器）
复杂代码结构
(子程序; 元件; 块; 包)
属性定义语句
库的使用
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先看一个VHDL代码的例子
VHDL code position: p77_ex4_7_DFF1
LIBARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF1 IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC;
Q : OUT STD_LOGIC
);
END ENTITY DFF1;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS ( CLK )
BEGIN
IF CLKEVENT AND CLK = 1 THEN
Q1 = D; -- why dont use Q =D ??
END IF;
Q=Q1;
END PROCESS;
END ARCHITECTURE bhv;
Page:77
Example: 4-7
D触发器
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简单代码结构： 端口定义 电路逻辑表达
INPUT
PORT
OUTPUT
PORT
HOW TO WORK ?
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ENTITY 和 ARCHITECTURE
ENTITY 名称 IS
接口信号说明
END 名称;
ARCHITECTURE 构造名
OF 实体名 IS
功能描述
END 构造名;
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简单代码结构： PORT 与 ENTITY
LIBARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF1 IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC;
Q : OUT STD_LOGIC
);
END entity DFF1;
大 小 写
有区别吗？
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ENTITY的定义语法
ENTITY Identifier IS
Entity Header
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