GTX时钟分析解析.docx

FPGA V63W-XJGTX时钟分析USRCLK = Fline / V6 inter data width = Fline / 20 = *。1个GTX收发器有4组收发模块，2组参考时钟。1组收发模块包含1个TXPLL和1个RXPLL。注意：X4要采用同一的TXOUTCLK,不然很容易出现乱码（数据传输跨时钟域）。参考时钟PLL1组收发器中，TX模块可以采用RXPLL的时钟。TXPLL可以被POWER DOWN用来降低功耗。1组内的TXPLL、RXPLL产生的时钟不能被其他组或者其他收发器共享。PLL复位端口：PLLTXRESET、PLLRXRESET。关闭电源的参数端口：TXPLL、RXPLL的输入时钟选择：CAS_CLK (Internal clock generated from the RX PLL)：CAS_CLK是来自于RXPLL产生的内部时钟，可以使用PMA_CAS_CLK_EN控制。TXPLL、RXPLL的输出：PLL有个名义上的输出范围：1.2GHz～3.125GHz，但具体可参见V6的手册。内部PLL详情：PLL计算方式：PLL_OUT = PLL_IN * N1 * N2 / MFlinerate = PLL_OUT * 2 / D = PLL_IN * N1 * N2 * 2 / (M * D)例如：参考时钟125MHz-Flinerate（MAX）= 125*5*5*2/(1*1)=6.25GHz。参考时钟150MHz-Flinerate（MAX）= 150*5*5*2/(1*1)=7.5GHz。V6芯片：GTX收发器（高达6.6Gb/s）,GTH收发器（2.488Gb/s～11Gb/s）。FPGA逻辑过采样支持低于480Mb/s的数据速率。常用分频参数PLL_DIVSEL45_FB(N1)、PLL_DIVSEL_FB(N2)PLL_DIVSEL_REF(M)、PLL_DIVSEL_OUT(D)常用协议分频参数：TXOUTCLK、TXUSRCLK2、TXUSRCLKTXOUTCLK可以动态配置。TXOUTCLK 驱动 1个GTX TX 在1字节模式（单组）：GEN_TXUSRCLK = TRUE，TXUSRCLK输入端口接到GND。TXUSRCLK有内部得到。TXOUTCLK 驱动 1个GTX TX 在2字节模式（单组）：GEN_TXUSRCLK = TRUE，TXUSRCLK输入端口接到GND。TXUSRCLK有内部从TXUSRCLK2分频得到。TXOUTCLK 驱动 1个GTX TX 在4字节模式（单组）：如果TXPLL没有使用，则采用RXPLLLKEET复位MMCM。TXOUTCLK可以直接驱动MMCM，中间不用加BUFG。TXOUTCLK 驱动 1个GTX TX 在1字节模式（多组）：GEN_TXUSRCLK = FALSE。TXOUTCLK 驱动 1个GTX TX 在2字节模式（多组）：GEN_TXUSRCLK = TRUE，TXUSRCLK输入端口接到GND。TXUSRCLK从内部得到。TXOUTCLK 驱动 1个GTX TX 在4字节模式（多组）：GEN_TXUSRCLK = FALSE。综上所述（TXUSRCLK是不是内部产生）：TXUSRCLK2是给FPGA TX接口用的；TXUSRCLK = Fline/interdata_width；TX_DATA_WIDTHFPGA INTERFACE WIDTHTXUSRCLK21 Byte8 10TXUSRCLK2 = TXUSRCLK * 22 Byte16 20TXUSRCLK2 = TXUSRCLK 4 Byte32 40TXUSRCLK2 = TXUSRCLK / 2RXRECCLK、RXUSRCLK2、RXUSRCLKRXRECCLK可以动态配置。RXUSRCLK、RXUSRCLK2必须上升沿对齐。采用同一晶振驱动驱动参考时钟，fortransmitterand the receiver on the channal：TXOUTCLK可以用来驱动RXUSRCLK、RXUSRCLK2。当时钟纠正关闭或者RXBUFFER被旁路，RX phase alignment必须用来对齐串行时钟和并行时钟。采用独立晶振驱动驱动参考时钟，fortransmitterand the receiveron the channal：时钟纠正没有使用，RXUSRCLK、RXUSRCLK2必须被RXRECCLK驱动，phase-alignment电路必须被对齐。如果时钟纠正已经使用，RXUSRCLK、RXUSRCLK2可以被RXRECCLK、TXOUTCLK任意一个驱动。Sata2.0在V6的平台上，TXUSRCLK Rate = 3G/20