四位二进制减法器..docx

成 绩 评 定 表学生姓名班级学号专 业通信工程课程设计题目四位二进制计数器评语组长签字：成绩日期 2016 年 5月 7 日课程设计任务书学 院信息科学与工程专 业通信工程学生姓名班级学号1课程设计题目四位二进制同步减法计数器（缺0010，0011，0110,1000）实践教学要求与任务:1.了解数字系统设计方法。2.熟悉VHDL语言及其仿真环境、下载方法。3.熟悉Multisim仿真环境。4.四位二进制同步减法计数器（缺0010，0011，0110，1000）工作计划与进度安排:第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。第二周 在QuartusⅡ环境中用VHDL语言实现（各人题目），在仿真器上 显示结果波形，并下载到目标芯.片上，在实验箱上观察输出结果。 在Multisim环境中仿真实现（各人题目），并通过虚拟仪器验证 其正确性。 指导教师： 2016 年 月 日专业负责人：2016 年 月 日学院教学副院长：2016 年 月 日目 录一、课程设计目的- 1 -二、设计框图- 1 -三、实现过程- 2 -1. QuartusⅡ实现过程- 2 -1.1建立工程。- 2 -1.2 VHDL源程序- 6 -1.3 波形仿真- 7 -1.4引脚锁定与下载- 11 -1.5 仿真结果分析- 12 -2. Multism实现过程- 13 -2.1求驱动方程- 13 -2.2画逻辑电路图- 17 -2.3逻辑分析仪的仿真- 19 -2.4结果分析- 19 -四、总结- 20 -五、参考书目- 21 -一、课程设计目的1：了解同步加法计数器工作原理和逻辑功能。2：掌握计数器电路的分析、设计方法及应用。3：学会正确使用JK触发器。二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步加法计数器用四个CP上升沿触发的JK触发器实现，其中有相应的跳变，即跳过了1101,1110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1111 1110 1101 1100 1011 0000 0001 0100 0101 0111 （缺少0010，0011，0110,1000 ）B:状态转换图三、实现过程1. QuartusⅡ实现过程1.1建立工程。创建一个工程，具体操作过程如下：（1）点击File – New Project Wizard创建一个新工程，如图1； 图1（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，若目录不存在，系统可能提示创建新目录，如图2所示，点击“是”按钮创建新目录； 图2（3）系统提示是否需要加入文件，在此不添加任何文件，如图3； 图3（4）点击Next，进入设备选择对话框，如图4，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8； 图4（5）点击Next，系统显示如图5，提示是否需要其他EDA工具，这里不选任何其他工具； 图5点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，，在窗口左侧显示出设备型号和该工程的基本信息等。 图1.1图1.21.2 VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:INSTD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );end count10;ARCHITECTURE one OF count10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r=0 then count=1111; elsiF cpEVENT AND cp=1 THEN if count=1001 THEN count =0111;elsiF count=0111THENcount=0101;elsiF count=0100THENcount=0001 ELSE count = count -1; END IF;end if; END PROCESS; q= count;e