Cadence-SI-Simulation..doc

Cadence仿真介绍 第一部分：仿真流程 第二部分：IBIS模型 IBIS模型和SPICE模型比较： SPICE模型： （1）电压/电流/时间等关系从器件图形、材料特性得来，建立在低级数据的基础上 （2）每个buffer中的器件分别描述/仿真 （3）仿真速度很慢 （4）包含芯片制造工艺信息 IBIS模型： 电压/电流/时间关系建立在IV/VT数据曲线上 没有包括电路细节 仿真速度快，是SPICE模型的25倍以上 不包含芯片内部制造工艺信息 基于上述原因，对于在系统级的设计，我们更倾向于使用IBIS模型。目前IBIS主要使用的有V1.1，V2.1，V3.2及V4.0等版本。模型结构如下图： C_pkg，R_pkg，L_pkg为封装参数；C_comp为晶片pad电容；Power_Clamp，GND_Clamp为ESD结构的V/I曲线。 输出模型比输入模型多一个pull-up，pull-down的V/T曲线。 Cadence的model integrity工具负责对IBIS模型进行语法检查、编辑以及进行DML格式转换。Cadence仿真不直接使用IBIS模型，而必须先把IBIS转换成DML。 实例操作演示 第三部分：电路板设置 电路板设置包括：（1）叠层设置；（2）DC电压设置；（3）器件设置；（4）模型分配； 上述步骤可以通过setup advisor向导设置。 1，叠层设置 2，DC电压设置 3，器件设置 4，模型分配 电阻、电容、电感等无源器件的模型可以通过建立ESPICE模型来获得。 实例操作演示 第四部分：设置仿真参数 模型分配完成后，就可以进行仿真了。在进行仿真之前，需要对仿真的参数进行设置。 Pulse cycle count：通过指定系统传输的脉冲数目来确定仿真的持续时间。 Pulse Clock Frequency：确定仿真中用来激励驱动器的脉冲电压源的频率。 Pulse Duty cycle：脉冲占空比。 Pulse/Step offset：脉冲偏移量，用来控制主网络驱动器与相邻网络驱动器之间的激励时间差。如果该值为正，则相邻网络驱动器在主网络驱动器之后产生激励。 Fixed Duration：指定仿真的持续时间长度。如果该值未确定，则仿真器动态的为每一次仿真选择时长。当该值确定时，仿真运行的时间就为该项中所确定的固定时间长度。此项值的大小与波形文件的大小成正比。 Waveform Resolution(Time)：波形分辨率，决定仿真过程中产生波形的采样数据点的多少。 Default IOCell Models 缺省 IO 单元模型。使用该项用来决定仿真时，如果遇到未赋模型的器件时是否使用缺省的 IO单元模型。如果将 Use Defaults For Missing Component Models的复选框选中，表示将使用缺省的 IO 单元模型。 Buffer Delay Selection 缓冲器延时选择。缓冲器延时有两种选择：On-the-fly和 From library。 On-the-fly是根据测试负载的参数计算出 Buffer Delay曲线，From library是从库中获取。在实际应用时，我们均是通过器件的 DATASHEET查出测试条件由软件自动计算出 Buffer Delay曲线，因此该项通常设为 On-the-fly。 Unrouted Interconnect Models组合框（对于 PCB板中未连线的信号，采用以下参数） ： Percent Manhattan： 设定未连接的传输线的曼哈顿距离的百分比，缺省为 100%。 Default Impedance： 设定传输线特性阻抗，默认为 65ohm。 Default Prop Velocity：默认传输速度，默认值为 1.4142e+008M/s，此时对应εr=4.5，1ns延时对应传输线长度为 5600mil。 信号在电路板上的传输速度的计算公式为： Velocity= 传输延时公式为：PropDelay= length/velocity Routed Interconnect Models 组合框（对于 PCB板中已连线信号，采用以下参数） ： Cutoff Frequency：表明互连线寄生参数提取所适应的频率范围，缺省为 0GHz。在对 IBIS 的 PACKEG等寄生参数进行 RLGC矩阵提取时，为了不考虑频率的影响将截止频率设为 0，此时的矩阵不依赖于频率，并且提取速度较快，但精度稍差。当设置了截止频率后，RLGC 矩阵将是综合矩阵，它将基于频率的参数影响，考虑了频率参数影响的 RLGC