伪随机码发生器 PN(伪随机码)码发生器的设计.doc

伪随机码发生器 PN(伪随机码)码发生器的设计 导读：就爱阅读网友为您分享以下“PN(伪随机码)码发生器的设计”的资讯，希望对您有所帮助，感谢您对92的支持! 性高、设计周期短等优点。一个功能完备的EDA设计软件加上一片普通功能的可编程逻辑芯片就可以构成以前需几百个集成电路才能构成的电子系统。目前常用的可编程逻辑器件有CPLD（ComplexProgrammable Logic Device）和FPGA（Field Programmable Gate Array），常用的EDA软件包括VHDL，Verilog HDL，ABEL等硬件描述语言。其中，VHDL作为IEEE的工业标准硬件描述语言，又受到众多EDA工具厂家的支持，在电子工程领域，已成为事实上的通用硬件描述语言。 （1）PN码（m序列，n=7）发生器的VHDL源程序： library ieee; use ieee.std_logic_1164.all; entity PS7 is ——实体名为“PS7” port(clk:in std_logic; load:in std_logic; Q :out std_logic;); ——定义实体接口 end PS7; architecture behav of PS7 is signal c0,c1,c2,c3,c4,c5,c6,c7:std_logic; begin process(clk,load) begin if clk’event and clk=’1’then ——定义时钟上升沿触发 if(load=’1’)then c7lt;=’0’; c6lt;=?0?; c5lt;=?0?; c4lt;=?0?;