F题数字幅频均衡功率放大器..doc

数字幅频均衡功率放大器 摘要：系统主要分为前置放大、带阻网络、数字幅频均衡器以及低频功率放大四个功能模块。前置放大选用可编程增益仪表放大器PGA202实现对低频小信号的低失真、高增益放大。数字幅频均衡部分以FPGA（EP2C5Q208C8）为设计平台，采用数字FIR滤波对带阻网络阻带内的衰减进行补偿，使得通频带20 Hz – 20 kHz内的电压幅度波动在±1.5 dB以内，达到均衡的效果。功率放大部分采用甲乙类功率放大器，主要由MOS对管（2SK1529、2SJ200）完成功率放大任务。 一、系统方案 1. 方案选择 1.1. 前置放大方案论证与选择 方案一：使用分立元件搭建前置放大电路。 使用分立元件设计困难，电路比较复杂，工作点难于调整。此外需要多级放大级联，电路稳定性差，容易产生自激现象。 方案二：使用集成运算放大器实现。 利用集成运放设计简单，且可以选择低噪声、低失真的运放PGA202实现。 经比较，选择方案二。 1.2. 数字幅频均衡方案论证与选择 方案一：以单片机作为核心数字处理器。 由于8051单片机处理速度很慢，很难实现数字滤波所需要的大量的乘-累加运算。 方案二：以DSP芯片作为核心数字处理器。 此方案利于设计需要，但是由于对DSP芯片的使用没有涉及过，在短暂的时间内无法很好地利用，只有放弃此方案。 方案三：以FPGA作为核心数字处理器。 借助MATLAB/Filter designer Analysis软件进行滤波器设计，然后利用FPGA实现FIR滤波器功能，达到幅频均衡。 经比较，选择方案三。 1.3. 功率放大方案论证与选择 方案一：D类功率放大。 D类功率放大器具有较高的效率，但是需要涉及到脉宽调制器以及开关电源的设计。比较复杂，在现有条件下难以实现。 方案二：甲乙类功率放大。 甲乙类功率放大器设计较简单，虽然效率不及D类功率放大器，但是在设计合理的条件下完全可以达到60%的效率要求。 经比较，决定选用方案二。 2. 总体方案论述 系统框图如图1-1所示。 前置放大选用可编程放大器PGA202实现对低频小信号的低失真、高增益放大。数字幅频均衡部分以FPGA（EP2C5Q208C）为设计平台，采用数字FIR滤波对带阻网络阻带内的衰减进行补偿，使得通频带20 Hz – 20 kHz内的电压幅度波动在±1.5 dB以内，达到均衡的要求。功率放大部分采用甲乙类功率放大器，主要由MOS对管（2SK1529、2SJ200）承担放大任务。 图1-1 系统框图 二、理论分析与计算 1. 前置放大设计 前置放大部分主要完成小信号的放大任务，其失真度和噪声对系统的影响很大，是应该优先考虑的指标。设计要求前置放大电路增益不小于400倍，且-1dB通频带为20 Hz - 20 KHz。此外考虑到数字幅频均衡处理部分需要进行A/D采样，输入A/D采样的信号满足峰峰值 ≥ 2V时，采样效果比较好。带阻网络要求满足以10 KHz时输出信号为基准，最大衰减 ≥ 10 dB，因此要求前级放大部分输出峰峰值在13 V左右。所以前级增益控制在1000倍。 2. 功率放大设计 功率放大电路的任务就是对数字均衡后的信号进行功率放大，用MOS管搭建电路。考虑到要求输出功率大于10 W，输入信号（数字均衡后的信号：幅度至少为2 V），负载为8 Ω，可推知电流至少为1.12 A，电压为9 V，所以先经过运放进行电压放大，之后再进入MOS管电路，进行电流放大，这样可以实现功率放大。 对MOS供电模块需要输出正弦幅度为17 V，从提高效率考虑，功放级电源电压越接近17 V越好，但考虑到管压降等因素，选用一个双18 V变压器。经整流滤波后得到约±21 V电压。 3. 数字幅频均衡电路设计 数字幅频均衡需要进行大量的数据处理，使用的FPGA模块EP2C5Q208C8内部丰富的资源进行数据处理。前级需要A/D采样，输入FPGA进行FIR滤波，再通过D/A输出。 4. 数字处理算法设计 设计选用有限脉冲响应数字滤波器（FIR）实现对带阻网络的衰减的补偿。 有限脉冲响应数字滤波器是由有限个采样值组成。而带有常系数的滤波器是一种LTI(线性时间不变性)数字滤波器。L阶或者长度为L的FIR输出对应于输入时间序列的关系由一种有限卷积数量形式给出，具体形式如下。 (2 - 1) 其中从一直到均为滤波器的L阶系数，同时也对应于FIR的脉冲响应。其Z域表现形式为： (2 - 2) 直接形式的FIR滤波器如图2-1所示。 图2-1 直接形式的FIR滤波器结构 可以看出FIR滤波器是一个“抽头延迟线”加法器和乘法器的集