TMS320F240芯片..docx

TMS320F240 简介TMS320F240 为TI 公司所出品的定点式数字信号处理器芯片，具有强大的外围(64k I/O space、10 bit A/D Converter、Digital I/Operipheral) ，芯片内部采用了加强型哈佛架构(Enhanced HarvardArchitecture)，由三个平行处理的总线─程序地址总线(PAB)、数据读出地址总线(DRAB)及数据写入地址总线(DWAB)，使其能进入多个内存空间。由于总线之操作各自独立，因此可同时进入程序及数据存储器空间，而两内存间的数据亦可互相交换，使得其具有快速的运算速度，几乎所有的指令皆可在50ns 周期时间内执行完毕，内部的程控以管线式的方式操作(Pipeline operation)，且使用内存映像的方式，使其整体的效能可达到20MIPS，因此非常适用于实时运转控制，而对于速度较慢的外围亦提供了wait-states 的功能。TMS320F240 单芯片硬件架构上的一些特性对于高速信号处理及数字控制上的应用是必须且重要的，其使用次微米CMOS 技术制程使其功率散逸降至最低。其与传统的微处理机单芯片相较之下其具有下列的优点：(1)执行速度快，整体效能佳，可达到真正的实时控制。(2)特殊的硬件及指令设计，适用于高性能的控制。(3)容易增加附属功能，很容易扩展外围。(4)具有实时中断的看门狗定时器模块，可监控程序之运作。(5)使用4 层的Pipeline 的程序运作及设计有指令延迟之功能。TMS302F240 架构介绍TMS302F240 单芯片的硬件架构是以16 位为基本数据处理单元，采用16 位的数据与地址总线，其指令集设计成可大范围且复杂的计算及高速处理，属于Memory Mapping 的模式，主要架构如下表所示：项目说明中央处理单元 .32位的算数逻辑单元.32位的累积器.16位×16位的乘法器 .16位的倍率位移器 .8个16位的辅助缓存器 内存单元.16K word 芯片上的程序内存 .64K的程序内存与数据存储器.64K word的I/O 空间内存.32K word 的共同内存 程控单元.4个管线式的操作.8层硬件堆栈.6个外部中断指令设计.采用定点式运算.1个机器周期(50ns)内执行完毕.计算时以2的补码做运算 事件处理器 .12个脉波宽度调变信号的输出 .3个16位一般用途的定时器.3个16位全比较单元.3个16位取样比较单元.4个捕捉单元外部外围.2个相位编码电路 .2个10位的模拟/数字转换器.28个可规划I/O 接脚 .锁相回路模块 .看门狗定时器 .串行通讯接口 .串行外围模块中央处理器TMS320F240 单芯片之中央处理器因为其平行结构之设计，使得在单一指令周期内可执行高速运算。中央处理器之内部主要可分为三单元：输入倍率区段、乘法区段、中央运算逻辑区段。1. 输入倍率区段TMS320F240 芯片上共有三个硬件16 位的倍率位移器，这些倍率位移器具有将数据放大(左移)或缩小(右移)的功能，第一个倍率位移器可以称为数据倍率位移器(Input Data-Scaling Shifter)，位于输入倍率区段内，它的输入端是直接连至16 位的数据总线，而输出端则是接到32 位的中央运算逻辑单元(CALU)。2. 乘法区段在TMS320F240 单芯片中央处理器的硬件结构中，有一个能在一个指令周期时序内完成32 位乘法的16′16 位硬件乘法器及二个相关缓存器，其功能如下：(1)16 位暂时缓存器(TREG)：可加载被乘数之空间。(2)32 位乘积缓存器(PREG)：可接收乘法运算结果之空间。473. 中央运算逻辑区段TMS320F240 芯片内部如同其它微处理器一样，有专门在做算数运算及逻辑运算的地方，其即为中央运算逻辑单元。(1)中央运算逻辑单元执行算术及逻辑运算功能，且在一个频率周期内可完成。这些功能可大致分为：加法、减法、逻辑运算及位的测试、位移、旋转。(2)累积器为32 位结构，一般的数据存取都要透过累积器，而由于记忆体的宽度多为16位的宽度所以我们可以将32位的累积器视为高阶位(ACCH)及低阶位(ACCL)，其接受中央运算逻辑单元的输出数据，并利用进位位对数据内容执行位移位。(3)输出数据倍率位移器其功能为当累积器的高阶位要存入到指定的数据存储器时，可以用此移位器来做数据的处理。内存结构在设计单芯片微处理机系统时，首先必须要了解该单芯片的硬件架构，才能充分且适切地发挥单芯片的完全功能。单芯片硬件结构中最重要的部分就当属于内存结构了。内存的大小、配置方式，往往决定了该单芯片是否适用的主要因素。TMS320F240 控制芯片为了增进执行速度，在芯片上设计有快速的Flash EEPROM来搭配内部或外部内存的执行