组合逻辑电路部分讲述.ppt

第五讲 组合逻辑电路 二、正逻辑与负逻辑 四、正逻辑与负逻辑 图中所示为三个周期相同（T=20ms），但幅度、脉冲宽度及占空比各不相同的数字信号。 2．或运算 二、其他常用逻辑运算 2．或非 ——由或运算和非运算组合而成。 3．异或 异或是一种二变量逻辑运算，当两个变量取值相同时，逻辑函数值为0；当两个变量取值不同时，逻辑函数值为1。 2．或非门 3．与或非门 在工程实践中，有时需要将几个门的输出端并联使用，以实现与逻辑，称为线与。普通的TTL门电路不能进行线与。 为此，专门生产了一种可以进行线与的门电路——集电极开路门。 （1）当输出高电平时， RP不能太大。RP为最大值时要保证输出电压为VOH（min）。 得： （1）三态输出门的结构及工作原理。 当EN=0时，G输出为1，D1截止，相当于一个正常的二输入端与非门，称为正常工作状态。 当EN=1时，G输出为0，T4、T3都截止。这时从输出端L看进去，呈现高阻，称为高阻态，或禁止态。 三态门在计算机总线结构中有着广泛的应用。 （a）组成单向总线——实现信号的分时单向传送。 逻辑关系：（设两管的开启电压为VT1=VT2=4V，且gm1＞＞gm2 ） （1）当输入Vi为高电平8V时，T1导通，T2也导通。因为gm1＞＞gm2，所以两管的导通电阻RDS1＜＜RDS2，输出电压为： 1．逻辑关系： （设VDD＞（VTN+|VTP|），且VTN=|VTP|） （1）当Vi=0V时，TN截止，TP导通。输出VO≈VDD。 （2）当Vi=VDD时，TN导通，TP截止，输出VO≈0V。 （1）当Vi＜2V，TN截止，TP导通，Vo≈VDD=10V。 （2）或非门 （3）带缓冲级的门电路 当EN=1时，TP2和TN2同时截止，输出为高阻状态。 所以，这是一个低电平有效的三态门。 4 ．CMOS传输门 1．CMOS逻辑门电路的系列 （1）基本的CMOS——4000系列。 （2）高速的CMOS——HC系列。 （3）与TTL兼容的高速CMOS——HCT系列。 2．CMOS逻辑门电路主要参数的特点 （1）VOH（min）=0.9VDD； VOL（max）=0.01VDD。 所以CMOS门电路的逻辑摆幅（即高低电平之差）较大。 （2）阈值电压Vth约为VDD/2。 （3）CMOS非门的关门电平VOFF为0.45VDD，开门电平VON为0.55VDD。因此，其高、低电平噪声容限均达0.45VDD。 （4）CMOS电路的功耗很小，一般小于1 mW/门； （5）因CMOS电路有极高的输入阻抗，故其扇出系数很大，可达50。 一、TTL与CMOS器件之间的接口问题 两种不同类型的集成电路相互连接，驱动门必须要为负载门提供符合要求的高低电平和足够的输入电流，即要满足下列条件： 驱动门的VOH（min）≥负载门的VIH（min） 驱动门的VOL（max）≤负载门的VIL（max） 驱动门的IOH（max）≥负载门的IIH（总） 驱动门的IOL（max）≥负载门的IIL（总） （b）用TTL门电路驱动5V低电流继电器，其中二极管D作保护，用以防止过电压。 （2）对于或非门及或门，多余输入端应接低电平，比如直接接地；也可以与有用的输入端并联使用。 3．一端消去或加上小圆圈，同时将相应变量取反，其逻辑关系不变。 5.5 代数法与卡诺图法 一、逻辑函数的代数化简法 （4）配项法： 在化简逻辑函数时，要灵活运用上述方法，才能将逻辑函数化为最简。 二、卡诺图 2 .卡诺图 一个小方格代表一个最小项，然后将这些最小项按照相邻性排列起来。即用小方格几何位置上的相邻性来表示最小项逻辑上的相邻性。 3．卡诺图的结构 （2）三变量卡诺图 （3）四变量卡诺图 卡诺图具有很强的相邻性： （1）直观相邻性，只要小方格在几何位置上相邻（不管上下左右），它代表的最小项在逻辑上一定是相邻的。 （2）对边相邻性，即与中心轴对称的左右两边和上下两边的小方格也具有相邻性。 三、用卡诺图表示逻辑函数 1．从真值表到卡诺图 例3.2.3 已知某逻辑函数的真值表，用卡诺图表示该逻辑函数。 2．从逻辑表达式到卡诺图 （2）如不是最小项表达式，应先将其先化成最小项表达式，再填入卡诺图。也可由“与——或”表达式直接填入。 四、逻辑函数的卡诺图化简法 1．卡诺图化简逻辑函数的原理 : （1）2个相邻的最小项可以合并，消去1个取值不同的变量。 2．用卡