组合逻辑课程设计4位二进制全加器全减器原创..docx

组合逻辑电路课程设计—— 4位二进制全加器/全减器 作者： 学号： 课程设计题目要求： 使用74LS283构成4位二进制全加/全减器。 阐述设计思路。 列出真值表。 画出设计的逻辑图。 用VHDL对所画电路进行仿真。 目录 TOC \o 1-4 \h \z \u HYPERLINK \l _Toc435989987 摘要 PAGEREF _Toc435989987 \h 1 HYPERLINK \l _Toc435989988 1总电路设计 PAGEREF _Toc435989988 \h 2 HYPERLINK \l _Toc435989989 1.1硬件电路的设计 PAGEREF _Toc435989989 \h 2 HYPERLINK \l _Toc435989990 1.2全加器（full-adder ） PAGEREF _Toc435989990 \h 3 HYPERLINK \l _Toc435989991 1.2.1四位二级制加法器 PAGEREF _Toc435989991 \h 4 HYPERLINK \l _Toc435989992 串行进位加法器 PAGEREF _Toc435989992 \h 4 HYPERLINK \l _Toc435989993 超前进位加法器 PAGEREF _Toc435989993 \h 5 HYPERLINK \l _Toc435989994 超前位链结构加法器 PAGEREF _Toc435989994 \h 5 HYPERLINK \l _Toc435989995 1.3全减器（full-substracter ） PAGEREF _Toc435989995 \h 5 HYPERLINK \l _Toc435989996 1.4总电路设计 PAGEREF _Toc435989996 \h 6 HYPERLINK \l _Toc435989997 2设计思路 PAGEREF _Toc435989997 \h 7 HYPERLINK \l _Toc435989998 2.1全加器 PAGEREF _Toc435989998 \h 7 HYPERLINK \l _Toc435989999 2.2全减器 PAGEREF _Toc435989999 \h 7 HYPERLINK \l _Toc435990000 3真值表 PAGEREF _Toc435990000 \h 8 HYPERLINK \l _Toc435990001 4逻辑图与仿真 PAGEREF _Toc435990001 \h 9 HYPERLINK \l _Toc435990002 5软件程序的设计 PAGEREF _Toc435990002 \h 12 HYPERLINK \l _Toc435990003 6结果分析与总结 PAGEREF _Toc435990003 \h 12 摘要 加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多位加法器。加法器也是常用作计算机 HYPERLINK /view/17541.htm 算术逻辑部件，执行逻辑操作、移位与 HYPERLINK /view/178461.htm 指令调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。 本文将采用4位二进制并行加法器作为折中选择，所选加法器为74LS283，74LS283是4位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输出，故由其构成4位二进制全加器；而四位全减器可以用加法器简单的改造而来，最后本文采用 VHDL对四位全加器/全减器进行仿真。 关键字 74LS283全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL 1总电路设计 1.1硬件电路的设计 该4位二进制全加器以74LS283为核心，74LS283芯片引脚图如下图，本文采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。 图1.1 74LS283芯片引脚图 1.2全加器（full-adder ） 全加器是针对超过一位的操作数相加，必须提供位与