MicroBlaze处理器的数据缓存.ppt

MicroBlaze软核处理器结构 何宾 2012.02 MicroBlaze软核处理器结构 本章详细介绍了Xilinx公司的MicroBlaze处理器的结 构及其原理。内容包括： MicroBlaze的结构框架； MicroBlaze寄存器； MicroBlaze虚拟存储器管理； MicroBlaze事件及处理； MicroBlaze指令和数据缓存； MicroBlaze调试和跟踪。 MicroBlaze软核处理器结构 MicroBlaze处理器结构体现了必威体育精装版的计算机体系结 构和微处理器技术的发展趋势。学习这部分内容对掌握软 核处理器的一些关键技术和后续基于软核处理器设计片上 系统非常重要。 MicroBlaze处理器结构框架 MicroBlaze处理器结构框架 MicroBlaze处理器结构框架 从图中可以看出该处理器有以下几个方面的特点： （1）采用指令和数据空间分离的哈佛结构； （2）32个32位通用寄存器； （3）32位的地址总线，可寻址空间4GB； （4）32位3个操作数的指令字，指令字有2种寻址模式； （5）单发（Single-issue，一个时钟周期发出一条指令）流水线 结构； （6）采用指令预测分支策略和预取缓冲区； （7）有独立的存储器管理单元对存储器空间进行管理； （8）提供了可以使用硬件实现的功能单元：桶形移位寄存器； 乘法器；除法器；浮点处理单元； （9）提供了丰富的外设接口资源； （10）采用点对点的流连接结构和共享总线的结构； MicroBlaze处理器结构框架 图3.1中MicroBlaze处理器具体外部接口定义如下： （1）M_AXI_DP: 外设数据总线，AXI4-Lite或者AXI4接口； （2）DPLB：数据接口，处理器本地总线； （3）DLMB：数据接口，本地存储器总线（只有BRAM）； （4）M_AXI_IP: 外设指令接口，AXI4-Lite接口； （5）IPLB：指令接口，处理器本地总线； （6）ILMB：指令接口，本地存储器总线（只有BRAM）； （7）M0_AXI…M15_AXIS: AXI4_Stream接口，主直接连接接 口； （8）S0_AXIS…S15_AXIS: AXI4_Stream接口，从直接连接接 口； MicroBlaze处理器结构框架 （9）MFSL0..15:FSL主接口； （10）DWFSL0..15:FSL主直接连接接口； （11）SFSL0..15:FSL从接口； （12）DRFSL0..15:FSL从直接连接接口； （13）DXCL:数据侧Xilinx CacheLink连接接口（FSL主/从对） （14）M_AXI_DC:数据侧高速缓存AXI4接口 （15）IXCL: 指令侧Xilinx CacheLink连接接口（FSL主/从对） （16）M_AXI_IC: 指令侧高速缓存AXI4接口 （17）Core:杂项信号:时钟，复位，调试和跟踪 MicroBlaze存储器结构 MicroBlaze处理器采用哈佛存储器结构，即指令和数 据访问使用独立的地址空间。每个一个地址空间都是32位 范围（即，它们可以独立访问4GB地址空间的指令和数据 存储器）。通过控制使重叠的数据和指令空间映射到相同 的相同的物理存储器上，这对于软件调试非常有用。 MicroBlaze所有的指令和数据接口，默认情况下是32 位，使用大段或小段，位反转格式（取决于 C_ENDIANNESS）。MicroBlaze支持对数据存储器的字， 半字和字节访问。表2.1给出大段、小段及位反转格式在 存储器空间的表示。 MicroBlaze存储器结构 MicroBlaze存储器结构 数据访问必须对齐（字访问对齐字边界，半字访问对 齐半字边界，除非处理器配置支持非对齐访问异常）。所 有指令的访问必须是字对齐方式。 MicroBlaze通过预取缓冲器和指令高速缓存流来预取 指令，以提高处理性能。 MicroBlaze存储器结构 MicroBlaze处理器采用存储器映射方式访问I/O设 备，即存储器和I/O设备采用