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2013～2014学年第二学期 《EDA技术》 复习一、选择题1、进程中的信号赋值语句，其信号更新是 CC 。A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。2、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 B 。A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。3、关于FPGA不正确的说法是：____ D ____。A. FPGA的中文名称是现场可编程门阵列；B. FPGA的必威体育官网网址性能比较差；C. FPGA的集成度高，适合于做SOC（片上系统）应用；D. 由于代码的不同，PC机上是无法对FPGA使用的代码作仿真的。4、用VHDL编写的代码，以下几种说法错误的是D 。A. if属于顺序执行语句；B. function中只能有一个返回值C. 信号的event属性必须和某个测试条件关联，例如if（clk’event and clk = ‘1’）；D. variable和signal可以在同处声明，但作用不同。5、对于VHDL以下说法错误的是 。A. VHDL程序中是区分大小写的；B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成；C. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚；D. 结构体是描述元件内部的结构和逻辑功能。6、对于状态机，以下说法不正确的是 。A. 状态机由时序电路和组合电路组成；B. 米里（Mealy）型状态机和摩尔（Moore）的区别仅在于其组合电路有没有外部输入信号；C. 状态机必须有复位信号输入，但可以没有时钟信号输入；D. 状态机的状态通常用自定义的枚举型信号（signal）表示。7、关于VHDL的包集，以下几种说法错误的是____ D ___。A. 包集中定义的常数是全局的；B. 使用包集的原因是它允许代码分割、共享和重用；C. 包集可以没有PACKAGE BODY；D. 包集与库是互相独立的。二、判断改错题1． 已知A和Q均为BIT类型的信号，请判断下面的程序片断： ARCHITECTURE test OF test IS BEGIN CASE A IS WHEN 0 = Q = 1;WHEN 1 = Q = 0;END CASE ； END test ； 【参考答案】CASE语句应该存在于进程PROCESS内。2． 已知start为STD_LOGIC类型的信号，sum是INTEGER类型的信号，请判断下面的程序片断： PROCESS (start) BEGIN FOR i IN 1 TO 9 LOOP sum := sum + I;END LOOP;END PROCESS;【参考答案】sum是信号，其赋值符号应该由“:=”改为“=”。3． 已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片断： ARCHITECTURE test OF test IS BEGIN SIGNAL B ：STD_LOGIC;Q = B;END test;【参考答案】 信号SIGNAL的声明语句应该放在BEGIN语句之前。4． 已知A和B均为STD_LOGIC类型的信号，请判断下面的语句： A = 0;B = x;【参考答案】 不定态符号应该由小写的‘x’改为大写的‘X’。5． 已知A为INTEGER类型的信号，B为STD_LOGIC类型的信号，请判断下面的程序片断： ARCHITECTURE test OF test IS BEGIN B = A;END test;【参考答案】 A和B的数据类型不一致，不能相互赋值。6． 已知sel是STD_LOGIC_VECTOR(1 DOWNTO 0)类型信号，而a、b、c、d、q均为STD_LOGIC类型信号，请判断下面给出的CASE语句： CASE sel IS WHEN “00” = q = a;WHEN “01” = q = b;WHEN “10” = q = c;WHEN “11” = q = d;END CASE; 答案：CASE语句缺 WHEN OTHERS 语句g7． 已知A和B均为STD_LOGIC类型的信号，请判断下面的语句： A = 0;B = z;【参考答案】 高阻态符号应该由小写的‘z’改为大写的‘Z’。三、VHDL代码填空下面代码是一个10线－4线优先编码器的VHDL描述，试补充完整。LIBRARY IEEEＩＥＥＥ ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(9 DOWNTO 09); output : OUT STD_LOGIC_VE