- 1、本文档共6页,可阅读全部内容。
- 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
- 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
- 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
《FSK调制与解调VHDL程序及仿真
8.10 FSK调制与解调VHDL程序及仿真
FSK调制VHDL程序
--文件名:PL_FSK
--功能:基于VHDL硬件描述语言,对基带信号进行FSK调制
--最后修改日期:
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_FSK is
port(clk :in std_logic; --系统时钟
start :in std_logic; --开始调制信号
x :in std_logic; --基带信号
y :out std_logic); --调制信号
end PL_FSK;
architecture behav of PL_FSK is
signal q1:integer range 0 to 11; --载波信号f1的分频计数器
signal q2:integer range 0 to 3; --载波信号f2的分频计数器
signal f1,f2:std_logic; --载波信号f1,f2
begin
process(clk) --此进程通过对系统时钟clk的分频,得到载波f1
begin
if clkevent and clk=1 then
if start=0 then q1=0;
elsif q1=5 then f1=1;q1=q1+1; --改变q1后面的数字可以改变,载波f1的占空比
elsif q1=11 then f1=0;q1=0; --改变q1后面的数字可以改变,载波f1的频率
else f1=0;q1=q1+1;
end if;
end if;
end process;
process(clk) --此进程通过对系统时钟clk的分频,得到载波f2
begin
if clkevent and clk=1 then
if start=0 then q2=0;
elsif q2=0 then f2=1;q2=q2+1; --改变q2后面的数字可以改变,载波f2的占空比
elsif q2=1 then f2=0;q2=0; --改变q2后面的数字可以改变,载波f2的频率
else f2=0;q2=q2+1;
end if;
end if;
end process;
process(clk,x) --此进程完成对基带信号的FSK调制
begin
if clkevent and clk=1 then
if x=0 then y=f1; --当输入的基带信号x=‘0’时,输出的调制信号y为f1
else y=f2; --当输入的基带信号x=‘1’时,输出的调制信号y为f2
end if;
end if;
end process;
end behav;
2. FSK调制VHDL程序仿真图
FSK调制VHDL程序仿真图如图8.10.7所示。
(a)FSK调制VHDL程序仿真全图
注:a. 载波f1、f2分别是通过对clk的12分频和2分频得到的。
b.基带码长为载波f1的2个周期,为载波f2的6个周期。
c.输出的调制信号y在时间上滞后于载波信号一个clk,滞后于系统时钟2个clk。
(b)FSK调制VHDL程序仿真局部放大图
图8.10.7 FSK调制VHDL程序仿真图
8.10.5 FSK解调方框图及电路符号
FSK解调方框图如图8.10.8所示, FSK解调电路符号如图8.10.9所示。说明:图中没有包含模拟电路部分,调制信号为数字信号形式。
图8.10.8 FSK解调方框图
图8.10.9 FSK解调电路符号
8.10.6 FSK解调VHDL程序及仿真
1. FSK解调VHDL程序
--文件名:PL_FSK2
--功能:基于VHDL硬件描述语言,对FSK调制信号进行解调
--最后修改日期:
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_FSK2 is
por
文档评论(0)