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VHDL复习资料 名词解释 ASIC 专用集成电路 SOC 单片电子系统 EDA 电子设计自动化 FPGA 现场可编程自动化 CPLD 复杂可编程逻辑器件 VHDL 非常高速的硬件描述语言 IP 知识产权核或知识产权模块 VHDL优点：1、语法比较严谨 2、有很好的行为级描述能力和一定的系统级描述能力 缺点：1、VHDL代码比较冗长 2、对数据类型匹配要求过于严格，初学不方便，编程耗时较多 3、对版图级、管子级等底层的描述级别几乎不支持，无法直接用于集成电路的建模 EDA设计流程 设计输入 图形输入：原理图输入、状态图输入和波形图输入 HDL文本输入：最基本、最有效、最通用的输入方法 综合 综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序 适配 适配器也称结构综合器；将由综合器产生的网标文件配置成最终的下载文件。如JEDEC、JAM、SOF、POF格式 时序仿真和功能仿真 编程下载 硬件测试 CPLD和FPGA 1、CPLD 基于乘积项的可编程结构 不丢失 容量小 2、FPGA 基于可编程的查找表（RAM）结构 丢失 容量大 3、FPGA典型公司：Xilinx（赛灵思） Altera（阿尔特拉） 组合电路的VHDL描述 基本结构 实体（外部可见）：描述外部特性 结构体： 描述内部特性 实体表达 实体描述的是电路器件的：端口构成、端口类型和端口上流动的信号的属性 ENTITY [NAME] IS PORT(Q1：IN STD_LOGIC; Q2：OUT STD_LOGIC_VECTOR (N DOWNTO 0)); END; 实体名 端口语句和端口信号名 端口模式 数据类型： INTEGER类型、BOOLEAN类型、STD_LOGIC类型和BIT类型等 结构体表达： ARCHITECTURE XX OF [NAME] IS [说明语句] BEGIN [功能描述语句] END; 复制符号和数据比较符号 WHEN_ELSE条件信号赋值语句 关键字 10、标识符 11、规范的程序书写格式 12、文件取名和存盘 STD_LOGIC数据类型定义语句： ‘0’表示强逻辑0，’1’表示强逻辑1，’Z’表示高阻态 设计库和标准程序包 WORK 工作区 库： IEEE. 包： STD_LOGIC.1164 STD_LOGIC_UNSIGNED 数据对象 有三类：信号（SIGNAL）、变量（VARIABLE）和常量（CONSTANT） 变量： VARIABLE 变量名 ：数据类型 := 初始值 信号 目标信号名 = 表达式 AFTER时间量 ；--AFTER是关键词 信号与变量赋值语句功能的比较 比较对象 信号SIGNAL 变量VARIABLE 基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储单元 适用范围 在整个结构体内的任何地方都能使用 只能在所定义的进程中使用 行为特性 在进程的最后才对信号赋值 立即赋值，无延时 与Verilog对比 信号赋值类似于非阻塞式赋值 变量赋值类似于阻塞式赋值 进程语句和顺序语句 顺序语句 IF_THEN_ELSE_END IF是放在由PROCESS_END PROCESS引导的语句中的 进程 顺序描述语句：包括IF语句、CASE语句、LOOP语句等 结构 组成 进程跳出语句：包括NEXT语句、EXIT语句，用于控制进程的运行方向 进程要点：PROCESS为一无限循环语句 十、VHDL文字规则 P 322 十一、填空题（多数是 元件例化） 元件例化： 八位乘法器 library ieee; use ieee.std_logic_1164.all; entity add8 is port(a, b :in std_logic_vector(7 downto 0); sum :out std_logic_vector(8 downto 0)); end; architecture xx of add8 is component banjia is port(a,b: in std_logic; c,s :out std_logic); end c