《哈工大HIT数字逻辑大作业.docVIP

2013数字逻辑-电子密码锁报告 计算机科学与技术学院 小组成员： 2013年5月 目录 设计目的及要求…………………………………………………………3 工作原理、系统方框图…………………………………………………4 各部分选定方案及电路组成、相关器件说明…………………………9 设计结论………………………………………………………..….…..10 设计心得与总结……………………………………………...…..……11 参考文献……………………………………………………………….14 附录一：总体器件表及相关器件的功能表、管脚分布………….…15 附录二：总体设计图 ………………………………………………….18 附录三：仿真结果………………………………………………….…19 附录四：小组各成员所做工作说明…………………………….....…22 设计目的及要求 [设计目的] 实验大作业是在学完本门课程后，对所学知识的综合性考察. 知识覆盖面宽，实验所需时间长。要求学生灵活运用学过的计数器、触发器、译码电路等方面的知识，独立完成从设计、选片、连线、调试、排除故障到实现一个数字系统的全过程，详细书写实验报告。通过综合设计性实验，培养学生灵活运用所学知识解决比较复杂的实际问题的能力。 [设计要求] 设计一个开锁密码至少为4位数字（或更多）的密码锁。 2.当开锁按扭开关（可设置8位或更多，其中只有4位有效， 其余位为虚设）的输入代码等于所设密码时启动开锁控制电 路，并且用绿灯亮、红灯灭表示开锁状态。 3.从第一个按扭触动后的5秒内若未能将锁打开，则电路自动复位并发出报警信号，同时用绿灯灭、红灯亮表示关锁状态。 工作原理、系统方框图 1.系统原理简图: 2.组成原理： 系统主要由四部分组成，分别是：①数据输入触发器、②计时器、③密码修改兼比较器、主控元件。 数据输入触发器： 组成：8个数据输入端a,b,c,d,e,f,g,h、键入密码控制端inkey和时钟信号clk。 触发原理：当inkey为有效值1时，锁存器锁存当前8个输入端的值并且输出，与相应输入端输入值两两比较（使用异或门比较，相同输出0，不同输出1），再将比较结果相或运算输出，输出为1时即为需要触发计时，输出时钟，否则输出0值； 电路如图： 计时器： 输入：由数据输入触发器给出时钟源，control期间给定控制端re。 原理：自定义的元器件，对给定的CBA，元件工作时会由CBA-000-CBA循环计数，控制时钟频率从而达到计时效果。同时输出端与七段译码器相连，译码器输出连接到显像管可实现计时显示。显示由两部分组成：输入倒计时（5-0)和可输入次数倒计时(3-0)组成，后者的时钟源由前者输出转换给定。 电路如图：（时钟输入、控制端输入、2个循环逆序计数器、2个七段译码器7448和异或门、非门、或门组成） 计时器VHDL代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count is port( clr : in std_logic; --同步复位 re : in std_logic; --同步置数 clk : in std_logic; --时钟信号 A : in std_logic; B : in std_logic; C : in std_logic; --置数值 s2,s1,s0 : out std_logic); end count ; architecture rtl of count is signal temp: std_logic_vector(2 DOWNTO 0); begin s2 =temp(2); s1 =temp(1); s0 =temp(0); co:process(clk,re,clr) begin if (clr = 1and re =0 )then temp =000; elsif re = 1 and clr =0 then temp(2) =C; temp(1) =B; temp(0) =A; elsif(clkevent and clk=1) then if temp=000 then temp(2) =C; temp(1