〈新〉计算机硬件技术基础---第五章3.ppt

第五章 存储体系 5.4 高速存储器 解决CPU与主存速度上的差异的方法： 从CPU角度，两种办法解决这个问题： 一种是CPU在遇到访存指令时，立即启动存储器操作，然后CPU继续执行其他指令。如果在主存数据还没有被读出时CPU就要使用这些数据，那么CPU停下来等待存储器操作。 另一种解决办法是不让CPU暂停工作，让编译器在读到存储器数据之前不要生成使用该内容的指令。 从存储器角度，几种有效途径： 主存采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长； 采用并行操作的多端口存储器； 在CPU和主存之间加入一个高速缓冲存储器（Cache），以缩短读出时间； 在每个存储器周期中存取几个字。 一、双端口存储器 FIFO（先进先出的存储器）：一端读，一端写 随电子工艺的飞速发展，出现了三端口及以上存储器。 二、多体存储器 （多模块存储器） 1、顺序编址 设 每个存储体的字长都等于数据总线的宽度 存储体存取一个字的存储周期为T， 总线传送周期为τ 存储器的交叉存储体数为M? T/τ称为交叉存取度，当M?T/τ时，可以保证启动某模块后经Mτ时间再次启动该模块时，它的上次存取操作已经完成。 为了实现流水线方式存取，应当满足?T=Mτ 这样，连续读取M个字所需的时间为t1=T+（M-1）τ 顺序存取M个字所需时间为t2=MTt1 用定量分析方法证明交叉存储器带宽大于顺序存储器带宽 解：假设（1）存储器模块字长等于数据总线宽度 （2）模块存取一个字的存储周期等于T. （3）总线传送周期为τ （4）交叉存储器的交叉模块数为m. 交叉存储器为了实现流水线方式存储，即每通过τ时间延迟后启动下一模快，应满足 T = mτ, (1) 这样连续读取m个字所需要时间为 t1 = T + (m – 1)τ = mг + mτ –τ = (2m – 1) τ (2) 故交叉存储器带宽为W1 = 1/t1 = 1/(2m-1)τ (3) 而顺序方式存储器连续读取m个字所需时间为 t2 = mT = m2×τ (4) 存储器带宽为W2 = 1/t2 = 1/m2×τ (5) 比较(3)和(2)式可知，交叉存储器带宽 顺序存储器带宽。 例：在一个4体交叉存储器中（具有4个存储体的低位交叉存储器），如果处理器的访存地址为以下十进制值。求该存储器比单体存储器的平均访问速率提高多少（忽略初启时的延时）。 （1）1，2，3，。。。，100 （2）2，4，6，。。。，200 （3）3，6，9，。。。，300 机字长32位，常规设计的存储空间≤32M，若将存储空间扩展到256M，请提出一种可能的方案 用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块M0，M1，M2…，M7，每个模块32M×32位。它们各自具备一套地址寄存器、数据缓冲器，各自以等同的方式与CPU传递信息，其组成如图 三、相联存储器P143 在相联存储器中，一个字是通过它的部分内容而不是它的地址进行检索的。 5.5 高速缓冲存储器Cache 5.5 高速缓冲存储器Cache 一、Cache的特点 1、 Cache是位于CPU与主存之间的高速小容量的SRAM，目的是 2、 Cache设置的理论基础是程序访问的局部性原理（时间、空间） 3、 Cache内容是主存部分内容的副本 4、 Cache包括管理在内的所有内容是由硬件完成的，对程序员是透明的。 2、Cache的读写操作 CPU读一个字时，首先Cache控制逻辑判断这个字是否在Cache中，若在，就立即送给CPU，称为Cache “读命中”；否则，称为Cache “读不命中”，通常有两种方法解决Cache 的“读不命中”情况： 其一，将主存中该字所在的数据块复制到Cache中，然后再把这个字传送给CPU； 其二，把此字从主存读出送到CPU，同时，把包含这个字的数据块从主存中读出送到Cache中。 当CPU访存写一个字时，Cache控制逻辑根据地址判断这个字是否在Cache中，若不在，称为Cache“写不命中”，否则，称为Cache“写命中”. 当CPU写Cache不命中时，直接写主存，然后有两种做法： 其一，不将该数据所在的块拷贝到Cache行，称为WTNWA法； 其二，将该数据所在块拷贝到Cache的某行，称为WTWA法。 当CPU写Cache命中时，