Xilinx_FPGA高级开发工具摘要.ppt

FPGA应用 Xilinx FPGA高级开发工具 高级工具 约束与约束相关工具 Constraint Editor,PACE 配置下载工具(iMPACT) 第三方工具 仿真器：ModelSim 综合器：Simplify 在线逻辑分析仪(ChipScope) 时序分析器(Timing Analyzer) 约束 目的： 控制综合与实现，设计高性能电路； 获得正确时序分析报告 指定引脚位置和电气标准 时序约束，分组约束 管脚约束，区域约束 约束文件 UCF：文本文件，由用户输入； NCF：由综合工具自动生成； PCF： 映射产生的物理约束 用户输入的约束 时序相关约束 周期约束(PERIOD约束) 偏移约束(OFFSET约束) 静态路径约束 专门约束 分组约束 时序约束 周期约束(PERIOD约束)：FF到FF 偏移约束(OFFSET约束)：IPAD到FF,FF到OPAD 静态路径约束：IPAD到OPAD 周期约束 Tcko:时钟输出 Tlogic:组合逻辑延迟 Tnet:网线延迟 Tsetup:建立时间 Tclk_skew:时钟偏移 时钟最小周期:Tclk = Tcko + Tlogic + Tnet + Tsetup – Tclk_skew Tclk_skew = Tcd2 – Tcd1 时钟约束语法(简单方法) [约束信号] PERIOD = {周期长度}{HIGH|LOW} [脉冲持续时间] 约束信号:NET “net_name”或TIMEGRP “group_name” HIGH|LOW:第一个脉冲为高电平/低电平 脉冲持续时间：该脉冲持续时间 举例 NET SYS_CLK PERIOD=10ns HIGH 4ns 时钟约束语法(推荐方法) TIMESPEC “TSidentifier”=PERIOD “TNM_reference” {周期长度} {HIGH|LOW} [脉冲持续时间]; TIMESPEC:时序规范标识; TS+标识：TS属性定义，可用于派生时钟定义 举例 NET “clk_50M” TNM_NET=“sys_clk” TIMESPEC “TS_sys_clk” = PERIOD “sys_clk” 20 HIGH 10 时钟约束语法(派生方法) TIMESPEC “clk_syn” = PERIOD “clk” 5ns; 反向时钟： TIMESPEC “clk_syn_180”=PERIOD “clk_180” clk_syn PHASE+2.5ns; 2分频时钟： TIMESPEC “clk_syn_180”=PERIOD “clk_syn_half” clk_syn/2 偏移约束 外部时钟与数据输入/输出管脚之间时序； 只能用于端口信号，不能用于内部信号； 输入偏移 输出偏移 OFFSET=[IN|OUT]”offset_time” [units]{BEFORE|AFTER}”clk_name” [TIMEGRP “group_name] 输入约束 OFFSET_IN_AFTER：时钟之后可以到达输入端，芯片内部延迟上限 OFFSET_IN_BEFORE：时钟之前必须到达输入端 NET “DATA_IN” OFFSET = IN 10.0 BEFORE “CLK_50MHz” NET “DATA_IN” OFFSET = IN 10.0 AFTER “CLK_50MHz” 输出约束 OFFSET_OUT_BEFORE：下一个时钟到来之前必须完成输出 OFFSET_OUT_AFTER：本时钟有效沿之后必须输出 NET “DATA_OUT” OFFSET = OUT 10.0 BEFORE “CLK_50MHz” NET “DATA_OUT” OFFSET = OUT 10.0 AFTER “CLK_50MHz” 分组约束 将同步元件分为不同的组，每组附加各自的约束 TNM/TNM_NET：选出可构成一个分组的元件，然后整体添加到组中 TIMEGRP：分组合并和拆分 TPSYNC：将不是管脚和同步元件的组件定义为同步，以便作为时序规范起点和终点 TPTHRU：定义一个或一组路径上的关键点，可使用户定义任意期望的路径 TNM/TNM_NET分组约束 选出可构成一个分组的元件，然后整体添加到组中 TNM_NET只加在网线上 {NET|INST|PIN} “ob_name” TNM = “New_name” NET “net_name” TNM_NET = “new_name” 示例 INST “ff1” TNM=“MY_FF1”; INST “ff2” TNM=“MY_FF1”; NET “A0” TNM = “MY_FF1”; NET “PADCLK” TNM_NET=“PADGR