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DSP Builder 6.0 用户指南 关于 DSP Builder 特性 DSP Builder支持以下特性： 把MathWorks MATLAB(信号处理工具箱和滤波设计工具箱)和Simulink软件与Altera公司的Quartus II软件连接。 支持以下ALTERA 器件系列： Stratix?,Stratix GX,Stratix II和Stratix II GX器件 Cyclone和Cyclone II器件 APEX?II，APEX 20KC和APEX 20KE器件 Mercury?器件 ACEX?1K器件 FLEX 10K?和FLEX?6000器件 使用Altera DSP开发板快速建立样机。 支持SignalTap?II逻辑分析仪，探测来自DSP上Altera器件嵌入式信号分析仪和把数据转入到MATLAB工作空间，以利用可视化分析。 在AltLib库中支持的HDL转入模块： VHDL或Verilog HDL设计授权转入 转入在Quartus工程文件中的HDL 回路中的硬件模块(HIL)能够使FPGA硬件在Simulink(AltLab library)中加速二次模拟。 在SOPC Builder Link Library中的Avalon Blockset包括了你能用于建立一些定制逻辑的模块，这些定制逻辑和Nios II以及其它的SOPC Builder设计一起工作。 低级Avalon和辅Avalon接口模块 Avalon Read FIFO和Avalon Write FIFO捆绑模块 全部Avalon模块是用户可以配置的 分离的模块可用来支持Avalon端口 将Avalon接口拖拉进DSP Builder设计模块中，你能建立任何的Avalon SOPC元件 根据Simulink中的仿真，你能验证Avalon接口，用生成的HDL和PTF文件把你的设计输出到SOPE Builder 包括状态机模块。 支持DSP系统算法和执行的统一表示。 自动生成VHDL或Verilog HDL测试平台或者自动地从MATLAB和Simulink测试向量中自动生成Quartus II向量文件(.vec)。 自动启动Quartus II编译。 使能用位及周期精确设计仿真。 提供和Simulink软件一起使用的各种定点算法和逻辑运算。 生成HDL信号名的自动传播。 使用MATLAB工作空间或已标记的子系统变量，你能说明模块参数对话框中的大部分值。 一般描述 在Altera可编程逻辑器件(PLDs)的数字信号处理(DSP)系统设计中，需要高级算法与硬件描述语言(HDL)开发工具。 Altera DSP Builder集成了这些工具，把MathWorks的MATLAB和Simulink系统级设计工具的算法开发、仿真和验证能力与VHDL和Verilog设计流程(包括Altera Quartus II软件)组合在一起。 借助于你在友好的算法环境中生成的DSP设计硬件表示，DSP Builder缩短了DSP设计周期，你能把已存在的MATLAB函数和Simulink模块与Altera DSP Builder模块以及Altera IP MegaCore?函数组合在一起，把系统级设计和执行DSP算法开发连接在一起。在这种方法中，DSP Builder允许系统、算法和硬件设计人员共享一个共同的开发平台。 你能使用DSP Builder中的块在Simulink中建立一个模拟系统的硬件执行。DSP Builder包含位和周期精确的Simulink块，这些块又包括许多基本操作，如算法或存储函数以及对关键设计特性优势的运用，如嵌入式PLLs，DSP块或嵌入式存储器。 你能使用在DSP Builder模型中的MegaCore函数去生成一体化函数。除此之外，你还能在执行部分FPGA设计的过程中体验到更快的硬件模拟性能和更丰富的仪器使用环境。 DSP Builder信号编译器可读取Simulink模型文件(.mdl)，使用DSP Builder和MegaCore函数生成VHDL和Verilog HDL文件及Tcl脚本，以便进行合成，硬件执行和仿真。 1.2.1具有可编程逻辑的高速DSP 可编程逻辑提供在专用数字信号处理器上的性能优点。 可编程逻辑能够被看作为元件陈列，其中每一个能够被配置为复杂处理器例行程序。 这些处理器例行程序则能够以串联连接在一起(以同样的方法，数字信号处理器能够执行他们)，或他们能够并联连接。 在并行情况下，他们提供标准数字信号处理器同时执行上百条指令操作的性能。 有益于这种改进性能的算法包括具有正向误差校正(FEC)，调制/解调和加密。 设计流程