《EDA四位数字频率计.docxVIP

第一章作业要求四位数字频率计（结果用四位数码管显示）注：1以上题目仅供参考，可自行选题，若选择以上题目，每班只能同时两人选择相同题目，但内容不能相同。2 报告中应包含以下内容：（1）总体设计说明（2）各模块的设计实现（3）各模块的仿真结果（4）整个设计的仿真或实际结果。3 设计若包含FPGA以外的电路，应在报告中体现。4 严禁班与班之间抄袭，所有雷同者均不及格。5 大作业封面每班要统一格式。（姓名学号班级不能缺少）。6 仿真用quartus，不接受maxplus。1.1根据要求制定设计方案：（1）4位十进制数字显示的数字式频率计的测量范围为1k~9999KHZ，测量单位为KHZ；（2）要求量程能够自动转换，即几十KHZ显示小数点后两位，而几百KHZ则显示小数点后一位；（3）当输入信号小于1KHZ时，输出全0，当输入大于9999KHZ时，输出显示全H。1.2方案总体思路采用FPGA/CPLD芯片作为控制核心单元，完成各功能模块。首先将被测信号与控制信号加在FPGA/CPLD芯片上，通过在芯片内部进行各逻辑操作，完成分频、计数及扫描显示等功能操作，最后通过数码管显示结果。其原理框架图如下图。第二章频率计原理及测量方法数字频率计是直接用十进制数字显示被测信号频率的一种测量装置。它以测量周期的方法对正弦波、方波、三角波的频率进行自动的测量。所谓频率，就是周期性信号在单位时间（1s）里变化的次数。若在一定时间间隔T内测得的这个周期性信号的重复变化次数N，则其频率可表示为f=N/T；只要知道了N和T就可以求得频率。若设置闸门信号的时间为1S，则被测频率就是NHz。M法是在给定的闸门时间内测量被测信号的脉冲个数，进行换算得出被测信号的频率。当频率计正常工作时，频率为0.5Hz的闸门信号作为计数器的时钟信号，而被测信号则作为计数器的时钟输入。当闸门信号为高电平是允许计数；而为低电平时，计数器停止计数，则所计的数值即为被测信号的频率。本频率计设计测量频率的方法就是利用M法，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、防抖模块、计数模块、译码模块和锁存模块，再加一个顶层模块，并且分别用VHDL对其进行编程，实现了闸门控制信号电路、防抖电路、计数电路、锁存电路、显示电路等。频率计测量频率的原理图第三章各个模块方案及仿真3.1时钟分频模块本设计采用32KHz的时钟作为输入时钟，对其进行分频，得到3个子时钟，即200Hz的片选信号（动态扫描时钟）、25Hz的防抖电路时钟和0.5Hz的闸门信号。其实体模块如图。其仿真波形如图注：cp1—200Hz cp2—25H z cp3—0.5Hz cp-32m—32KHz3.2防抖电路模块在实际电路中按键会产生毛刺抖动，并且输出的信号并不稳定，故为保证电路不受毛刺的影响，并产生有效的信号，可加一个防抖电路来消除其影响。其实体模块如图。此模块只有在cp2上升沿来时，若key为高电平，则imp输出一个cp2周期的有效稳定高电平；其它imp都输出低电平。其仿真波形如图3.3计数模块此模块可在闸门信号内对被测信号进行计数，及4位BCD显示结果的输出，并自动进行量程的转换。其实体模块如图此模块的仿真波形如图3.4锁存模块此模块是将计数部分的输出结果进行缓冲锁存，保证结果的正确输出显示。即在计数部分cp3为低电平（停止计数）时，将输出的结果进入锁存部分，通过锁存器将结果给译码显示器。其实体模块如图此模块的仿真波形如图。可见，在cp3下降沿时，锁存器将输入锁存，直接给输出；reset为1时，可清零。3.5译码显示模块此模块是对显示部分的4位7段数码管进行动态扫描与译码显示，如此可直观地反映被测信号的频率。其实体模块如图此模块的仿真波形如图第四章系统设计与仿真在各个子模块设计好之后，还需要一个顶层文件将它们联系起来，构成一个完整的系统，如此才能具备测频的功能。整个系统的原理图如图由于此设计的频率计量程为1KHz~~9999KHz，故需对各个范围的值都进行仿真，其仿真波形如下:被测信号为500Hz时的仿真波形注：被测信号为500Hz时，仿真结果显示0011111100111111，即“0000”。被测信号为1250Hz时的仿真波形注：被测信号为1250Hz时，仿真结果显示0101101100111111，即“1.250”。被测信号为50KHz时的仿真波形注：被测信号为50KHz时，其仿真结