《EDA技术与应用作业2014年版.docxVIP

EDA技术与应用作业1.5 什么叫“综合”？一般综合包含哪些过程？答：将多个模块化设计文件合并为一个网表文件，并使层次设计平面化（即展平）；对VHDL或Verilog HDL进行分析处理，并将其转换成电路结构或模块，对实际现实目标器件的结构进行优化，并使之满足各种条件约束，优化关键路径。2.10 使用Quartus II的 Mega Wizard Plug-In Manager宏功能模块中的PLL设计一个能实现图题2.10波形的电路元件(包括一个VHDL文件和一个*.bsf原理图图标)。其中：inclk0为电路的主频输入端，频率为50MHz；areset为异步置位端，c2和主频inclk0同频率。c1为主频inclk0的倍频输出信号。c0为c2的反相信号。Locked为相位控制信号，也是输出使能控制信号。解：LIBRARY IEEE;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY whyy ISPORT(inclk0:IN STD_LOGIC := 0;pllena:IN STD_LOGIC := 1; c0:OUT STD_LOGIC ; c1:OUT STD_LOGIC ; c2:OUT STD_LOGIC ;locked:OUT STD_LOGIC );END whyy;ARCHITECTURE SYN OF whyy ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (5 DOWNTO 0);SIGNAL sub_wire1: STD_LOGIC ;SIGNAL sub_wire2: STD_LOGIC ;SIGNAL sub_wire3: STD_LOGIC ;SIGNAL sub_wire4: STD_LOGIC ;SIGNAL sub_wire5: STD_LOGIC ;SIGNAL sub_wire6: STD_LOGIC_VECTOR (1 DOWNTO 0);SIGNAL sub_wire7_bv: BIT_VECTOR (0 DOWNTO 0);SIGNAL sub_wire7: STD_LOGIC_VECTOR (0 DOWNTO 0);COMPONENT altpllGENERIC (clk0_divide_by: NATURAL;clk0_duty_cycle: NATURAL;clk0_multiply_by: NATURAL;clk0_phase_shift: STRING;clk1_divide_by: NATURAL;clk1_duty_cycle: NATURAL;clk1_multiply_by: NATURAL;clk1_phase_shift: STRING;clk2_divide_by: NATURAL;clk2_duty_cycle: NATURAL;clk2_multiply_by: NATURAL;clk2_phase_shift: STRING;compensate_clock: STRING;gate_lock_signal: STRING;inclk0_input_frequency: NATURAL;intended_device_family: STRING;invalid_lock_multiplier: NATURAL;lpm_hint: STRING;lpm_type: STRING;operation_mode: STRING;port_activeclock: STRING;port_areset: STRING;port_clkbad0: STRING;port_clkbad1: STRING;port_clkloss: STRING;port_clkswitch: STRING;port_configupdate: STRING;port_fbin: STRING;port_inclk0: STRING;port_inclk1: STRING;port_locked: STRING;port_pfdena: STRING;port_phasecounterselect: STRING;port_phasedone: STRING;port_phasestep: STRING;port_phaseupdown: STRING;port_pllena: STRING;port_scanaclr: STRING;port_scanclk: STRING;port_scanclkena: STRING;port_scandata: STRING;port_scandataout: STRING;port_scandone: