《EDA时钟设计.docVIP

第一部分：设计说明 1设计任务 设计一款数字电子时钟，具体要求如下： 1：输入条件：50MHz时钟，2个输入按键； 2：功能实现：具有显示时、分、秒功能；采用LED数码管显示；具有闹钟与对时功能，对时精确到分，闹钟设置与对时采用按键作为输入信号。 3：采用altera公司的quartusII软件进行编程与仿真，设计语言可以选择VerilogHDL或VHDL。 2目的与意义 训练综合运用学过的数字电子技术、数字系统设计技术(HDL硬件设计)和计算机编程及电路相关基本知识，培养独立设计比较复杂数字系统设计能力。 通过综合设计，力争掌握使用EDA工具设计数字系统电路的基本方法，包括原理方案的确定、详细设计中的编程与仿真等一系列过程，为以后进行工程实践问题的研究打下设计基础。 时钟自从它发明的那天起，就成为人类的朋友，但随着，人们对它的功能又提出了新的要求，怎样让时钟更好的为人民服务，怎样让我们的老朋 友焕发青春呢？这就要求人们不断设计出新型时钟。 第二部分 原理方案设计 1总体方案 要实现一个数字时钟小系统，整个系统由主要模块电路模块和外部输入输出以及显示模块组成。首先分别实现单个模块的功能，然后再通过级联组合的方式实现对整个系统的设计。 其中，主要模块有六个。它包括脉冲信号产生模块、时间计数模块（计数模块又分为分计数模块、秒计数模块、时计数模块）、译码显示模块、复位模块、闹铃模块、调节模块。各个模块先用EDA技术中的VHDL语言编程仿真，再生成各个小模块的模拟元件，再元件例化，根据设计连接电路实现数字电子钟小系统。 2各部分方案 1：通过分频，产生1HZ的时钟信号 2：分别设计秒计时，分计时，时计时，秒计时用上面的时钟信号1HZ产生，分计时也是60一清零，分计时的时钟用的是秒计时的进位信号，时计时用的是24一清零，CLK是分的进位。 3：闹铃模块其实和整点报时差不多，程序是整点报时，改变程序里的数据就可以实现闹铃模式 4：显示模块用的是7段共阳数码管，用来显示数字。 具体的思想如下图1所示 图1 总的程序电路图 第三部分 详细设计过程 1分频器模块 1：模块说明：输入一个频率为Hz的利用计数器分出 1Hz的的的LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY fdiv IS PORT (CLK: IN STD_LOGIC ; --输入时钟信号 q1KHz: BUFFER STD_LOGIC; q500Hz: BUFFER STD_LOGIC; q2Hz: BUFFER STD_LOGIC; q1Hz: OUT STD_LOGIC); END fdiv ; ARCHITECTURE bhv OF fdiv IS BEGIN P1KHZ:PROCESS(CLK) VARIABLE cout:INTEGER:=0; BEGIN IF CLKEVENT AND CLK=1 THEN cout:=cout+1; --每来个时钟上升沿时cout开始计数 IF cout=25000 THEN q1KHz=0; --当cout=25000时，q1KHz输出“0” ELSIF cout50000 THEN q1KHz=1; --当25000cout=50000时，q1KHz ELSE cout:=0; --输出“1”，完成1KHz频率输出 END IF; END IF; END PROCESS; P500HZ:PROCESS(q1KHz) --q1KHz作为输入信号，分出q500Hz VARIABLE cout:INTEGER:=0; BEGIN IF q1KHzEVENT AND q1KHz=1 THEN cout:=cout+1; IF cout=1 THEN q500Hz=0; --二分频 ELSIF cout=2 THEN cout:=0;q500Hz=1; END IF; END IF; END PROCESS; P2HZ:PROCESS(q500Hz) VARIABLE cout:INTEGER:=0; BEGIN IF q500HzEVENT AND q500Hz=1 THEN cout:=cout+1; IF cout=125 THEN q2Hz=0; ELSIF cou